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公開番号2025135248
公報種別公開特許公報(A)
公開日2025-09-18
出願番号2024032999
出願日2024-03-05
発明の名称演算処理装置及び演算処理方法
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 9/38 20180101AFI20250910BHJP(計算;計数)
要約【課題】複数のアクセラレータを備えた演算処理装置において、データ転送の遅れを取り戻せるようにする。
【解決手段】主記憶装置5～9に記憶されたデータに対する演算を実行する複数のアクセラレータ4における演算の実行状況を監視し、実行状況の監視結果において、複数のアクセラレータ4のうち少なくとも一つのアクセラレータ4でデータ転送の遅延を検知した場合に、所定の精度に圧縮したデータを主記憶装置5～9から少なくとも一つのアクセラレータ4へ転送させる、制御部1を備える。
【選択図】図2
特許請求の範囲【請求項１】
主記憶装置に記憶されたデータに対する演算を実行する複数のアクセラレータにおける演算の実行状況を監視し、
前記実行状況の監視結果において、前記複数のアクセラレータのうち少なくとも一つのアクセラレータでデータ転送の遅延を検知した場合に、所定の精度に圧縮したデータを前記主記憶装置から前記少なくとも一つのアクセラレータへ転送させる、
制御部を備える、演算処理装置。
続きを表示（約 520 文字）【請求項２】
前記制御部は、
前記少なくとも一つのアクセラレータが他のアクセラレータの演算実行結果を待ち合わせている場合に、前記圧縮したデータを前記所定の精度よりも高い精度にアップコンバートさせて、前記少なくとも一つのアクセラレータに対して演算を実行させる、
請求項１に記載の演算処理装置。
【請求項３】
前記制御部は、
前記複数のアクセラレータにおける演算実行結果の精度を検証する場合に、前記圧縮したデータを前記所定の精度よりも高い精度にアップコンバートさせて、前記少なくとも一つのアクセラレータに対して演算を実行させる、
請求項１又は２に記載の演算処理装置。
【請求項４】
主記憶装置に記憶されたデータに対する演算を実行する複数のアクセラレータにおける演算の実行状況を監視し、
前記実行状況の監視結果において、前記複数のアクセラレータのうち少なくとも一つのアクセラレータでデータ転送の遅延を検知した場合に、所定の精度に圧縮したデータを前記主記憶装置から前記少なくとも一つのアクセラレータへ転送させる、
処理をコンピュータが実行する、演算処理方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、演算処理装置及び演算処理方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
ＡＩ（Artificial Intelligence）や科学技術計算など大量のデータを扱いかつ大量の演算処理を行う需要が絶えずあり、アクセラレータを使った高速化が行われてきている。例えば、ＧＰＵ（Graphic Processing Unit）を用いたデータ並列処理による高速化や、ＴＰＵ（Tensor Processing Unit）を用いた機械学習に必要な行列演算に特化した高速化が行われている。
【０００３】
複数のアクセラレータを一つのデバイスで動かすようなアクセラレータも出現しており、複数個をまとめて一つのアクセラレータとして使うことも、個々に複数のアクセラレータとして使うことも可能となっている。例えば、ＴＰＵは行列演算器を複数個持つ。また、演算器を複数持ち各演算器の演算内容と演算器間のデータ転送経路を再構成可能な演算器であるＣＧＲＡ（Coarse-Grained Reconfigurable Architecture）が複数備えられることもある。
【先行技術文献】
【特許文献】
【０００４】
国際公開２０２３／００２５４６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の演算器を独立に使う場合に、実行に必要なデータ転送が間に合わなくなり、個々の演算器のbusy率に偏りが生じ、全体の実行時間が遅くなるおそれがある。
【０００６】
例えば、プログラムの実行状態に応じて必要なデータがキャッシュに載っていないことがある。特定の演算器にデータが供給されないとその結果に律速されて全体の実行時間が遅くなる。
【０００７】
１つの側面では、複数のアクセラレータを備えた演算処理装置において、データ転送の遅れを取り戻せるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
１つの側面では、演算処理装置は、主記憶装置に記憶されたデータに対する演算を実行する複数のアクセラレータにおける演算の実行状況を監視し、前記実行状況の監視結果において、前記複数のアクセラレータのうち少なくとも一つのアクセラレータでデータ転送の遅延を検知した場合に、所定の精度に圧縮したデータを前記主記憶装置から前記少なくとも一つのアクセラレータへ転送させる、制御部を備える。
【発明の効果】
【０００９】
１つの側面では、複数のアクセラレータを備えた演算処理装置において、データ転送の遅れを取り戻すことができる。
【図面の簡単な説明】
【００１０】
遅延が発生する実行命令列を例示する図である。
実施形態における演算処理装置の構成例を模式的に示すブロック図である。
データ圧縮後のアクセラレータの動作を説明する図である。
データ圧縮転送が行われた場合に元の精度の計算結果を転送するプログラムを例示する図である。
データ圧縮転送が行われた場合でも、元の精度の計算結果を転送しないプログラムを例示する図である。
ＬＬＣ側の転送ＩＦの制御処理を説明する図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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