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公開番号2025140769
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024040340
出願日2024-03-14
発明の名称監視回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G06F 11/10 20060101AFI20250919BHJP(計算;計数)
要約【課題】レジスタに記憶されたデータの誤りをリアルタイムに検出することができる。
【解決手段】監視回路は、レジスタに格納されたデータのパリティビットを常時生成して出力するパリティ生成回路と、クロック信号に同期して前記パリティ生成回路により生成された前記パリティビットを記憶して常時出力する記憶回路と、前記パリティ生成回路から出力されたパリティビットと、前記記憶回路から出力されたパリティビットと、が一致しているか否かを常時検出する検出回路と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
レジスタに格納されたデータのパリティビットを常時生成して出力するパリティ生成回路と、
クロック信号に同期して前記パリティ生成回路により生成された前記パリティビットを記憶して常時出力する記憶回路と、
前記パリティ生成回路から出力されたパリティビットと、前記記憶回路から出力されたパリティビットと、が一致しているか否かを常時検出する検出回路と、
を備えた監視回路。
続きを表示（約 440 文字）【請求項２】
前記検出回路は、
前記パリティ生成回路から出力されたパリティビットと、前記記憶回路から出力されたパリティビットと、を比較する比較回路と、
前記レジスタへ前記データが書き込まれている期間は、前記比較回路から出力された比較結果をマスクするマスク回路と、
を含む
請求項１記載の監視回路。
【請求項３】
前記記憶回路は、前記レジスタへ前記データの書き込みを指示する書き込み指示信号が前記レジスタに出力されてから、予め定めた時間遅延した遅延信号が入力された場合に、前記パリティ生成回路から出力された前記パリティビットを記憶する
請求項１記載の監視回路。
【請求項４】
前記検出回路が正常動作するか否かを診断する診断モードの実行が指示された場合に、前記パリティ生成回路から出力されたパリティビットを反転した信号を前記検出回路に出力する反転回路
を備えた請求項１～３の何れか１項に記載の監視回路。

発明の詳細な説明【技術分野】
【０００１】
開示の技術は、監視回路に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１には、入力データのパリティビットをワード毎に生成するパリティビット発生手段と、前記入力データおよび前記パリティビット発生手段で生成されたパリティビットをワード毎に書込みアドレスに従って書き込み、読出しアドレスに従って読み出すメモリと、前記書込みアドレスを入力クロックに基づいて生成する書込みアドレス生成手段と、前記読出しアドレスを入力クロックから独立した位相を有するクロックに基づいて生成する読出しアドレス生成手段と、前記メモリから読み出されたデータのパリティビットをワード毎に生成し、該パリティビットが前記メモリから読み出されたパリティビットと異なるとき第１のパリティアラームを出力するパリティビット検出手段と、該パリティビット検出手段から出力される第１のパリティアラームをメモリのアドレス毎に監視し、同一アドレスに対する第１のパリティアラームが連続して所定の回数出力されたとき第２のパリティアラームを出力する保護手段とを含むことを特徴とするビット位相同期回路が開示されている。
【０００３】
特許文献２には、入力データのパリティビットをワード毎に生成するパリティビット発生手段と、前記入力データおよび前記パリティビット発生手段で生成されたパリティビットをワード毎に書込みアドレスに従って書き込み、読出しアドレスに従って読み出すメモリと、前記書込みアドレスを入力クロックに基づいて生成する書込みアドレス生成手段と、前記読出しアドレスを入力クロックから独立した位相を有するクロックに基づいて生成する読出しアドレス生成手段と、前記メモリから読み出されたデータのパリティビットをワード毎に生成し、該パリティビットが前記メモリから読み出されたパリティビットと異なるとき第１のパリティアラームを出力するパリティビット検出手段と、該パリティビット検出手段から出力される第１のパリティアラームをメモリのアドレス毎に監視し、同一アドレスに対する第１のパリティアラームが連続して所定の回数出力されたとき第２のパリティアラームを出力する保護手段とを含むことを特徴とするビット位相同期回路が開示されている。
【０００４】
特許文献３には、シリアル伝送されるデータを書込クロックに同期して順次書き込み、書き込まれたデータを読出クロックに同期して順次読み出すエラスティック・ストア・メモリ（１）の障害検出回路であって、前記エラスティック・ストア・メモリ（１）の書込側のデータ伝送路に接続され、該エラスティック・ストア・メモリ（１）に書き込まれるデータを所定のビット単位でパラレル変換する第１シリアル／パラレル変換部（２）と、該第１シリアル／パラレル変換部（２）により変換されたパラレルデータのパリティビットを生成する第１パリティ生成部（３）と、該第１パリティ生成部（３）が生成したパリティビットを一時的に保持するレジスタ部（４）と、前記エラスティック・ストア・メモリ（１）の読出側のデータ伝送路に接続され、該エラスティック・ストア・メモリ（１）から読み出されたデータを所定のビット単位でパラレル変換する第２シリアル／パラレル変換部（８）と、該第２シリアル／パラレル変換部（８）により変換されたパラレルデータのパリティビットを生成する第２パリティ生成部（９）と、該第２パリティ生成部（９）によるパリティビットとこれに対応する該レジスタ部（４）に保持されたパリティビットとを比較するパリティ比較部（１０）とを備えたことを特徴とするエラスティック・ストア・メモリの障害検出回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２００３－１４３１１８号公報
特開平１０－３４０５９６号公報
特開平６－２７４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、例えば特殊機能レジスタ（ＳｐｅｃｉａｌＦｕｎｃｔｉｏｎＲｅｇｉｓｔｅｒ）等のレジスタに記憶されたデータを定期的に読み出してデータ自体を確認する方法や、読み出したデータのＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）等を確認することにより、データの誤りを検出する方法が提案されている。
【０００７】
しかしながら、レジスタからデータを定期的に読み出して確認する方法では、リアルタイムにデータの誤りを検出するのが困難である、という問題があった。
【０００８】
開示の技術は、上述した課題を解決するためになされたものであり、レジスタに記憶されたデータの誤りをリアルタイムに検出することができる監視回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の態様に係る監視回路は、レジスタに格納されたデータのパリティビットを常時生成して出力するパリティ生成回路と、クロック信号に同期して前記パリティ生成回路により生成された前記パリティビットを記憶して常時出力する記憶回路と、前記パリティ生成回路から出力されたパリティビットと、前記記憶回路から出力されたパリティビットと、が一致しているか否かを常時検出する検出回路と、を備える。
【図面の簡単な説明】
【００１０】
第１実施形態に係る監視回路のブロック図である。
第２実施形態に係る監視回路のブロック図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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