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公開番号2025134338
公報種別公開特許公報(A)
公開日2025-09-17
出願番号2024032187
出願日2024-03-04
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20250909BHJP()
要約【課題】半導体記憶装置の歩留りを向上させる。
【解決手段】実施形態に係る半導体記憶装置は、XY平面に互いにX方向に並ぶ第1及び第2領域を含む基板20と、ここで、第2領域は互いにY方向に並ぶ第3領域及び第4領域STPを含み、基板上にXY平面と交差するZ方向に並びかつ離間して設けられ、第3領域BRGでX方向に延びるブリッジ部分及び第4領域STPで上層の配線層と重ならないように設けられたテラス部分を含む、第1配線層を含む複数の配線層23と、Z方向に延びるコンタクトCCと、第4領域で第1配線層のテラス部分に接する第1部分23-1、第3領域でコンタクトの下端と接する第2部分23-2、並びに第1及び第2部分を接続する第3部分23-3を有し、第1配線層を除く複数の配線層と離間して設けられる第1導電体LFと、第1領域でZ方向に延び、複数の配線層各々と交差する部分がメモリセルとして機能するメモリピラーと、を備える。
【選択図】図8

特許請求の範囲【請求項１】
互いに交差する第１方向及び第２方向が成す平面に設けられ、前記第１方向に並ぶ第１領域及び第２領域を含む基板と、ここで、前記第２領域は、第３領域と、前記第３領域と前記第２方向に並ぶ第４領域と、を含み、
前記基板上に、前記第１方向及び前記第２方向の各々と交差する第３方向に並び、かつ互いに離れて設けられ、第１配線層を含む複数の配線層と、ここで、前記複数の配線層の各々は、前記第３領域内で前記第１方向に延びるブリッジ部分と、前記第４領域内で上層の配線層と重ならないように設けられたテラス部分と、を含み、
前記第３方向に延びるコンタクトと、
前記第４領域内で前記第１配線層の前記テラス部分に接する第１部分と、前記第３領域内で前記コンタクトの下端と接する第２部分と、前記第１部分と前記第２部分を接続する第３部分と、を有し、前記第１配線層を除く前記複数の配線層と、互いに離れて設けられる第１導電体と、
前記第１領域で前記第３方向に延び、前記複数の配線層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
を備える、半導体記憶装置。
続きを表示（約 770 文字）【請求項２】
前記第４領域において、前記複数の配線層の各々の前記テラス部分は、他層の配線層の前記テラス部分と前記第１方向に並ぶ第１テラス部分を有し、
前記第１導電体の前記第１部分は、前記第１配線層の前記第１テラス部分に接する、
請求項１記載の半導体記憶装置。
【請求項３】
前記複数の配線層は、前記第１配線層よりも上層に設けられた第２配線層を更に含み、
前記第１導電体の前記第３部分は、前記第４領域における前記第２配線層の前記第２方向の端部に沿って延びる部分を有する、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１導電体の前記第１部分は、前記第１方向に見て、前記第１配線層と重なる部分を有し、
前記第１導電体の前記第２部分は、前記第１方向に見て、前記複数の配線層のうち、最上層に設けられた第３配線層と重なる部分を有し、
前記第１導電体の前記第３部分は、前記第１方向に見て、前記複数の配線層のうち前記第１配線層と前記第３配線層とに前記第３方向に挟まれるように設けられた第４配線層と重なる部分を有する、
請求項１記載の半導体記憶装置。
【請求項５】
前記第１方向に延び、前記第１領域及び前記第２領域を前記第２方向で挟むように設けられる第１絶縁部材及び第２絶縁部材を更に備え、
前記複数の配線層の各々は、前記第３領域側で前記第１絶縁部材と、前記第４領域側で前記第２絶縁部材と、それぞれ前記第２方向に接し、
前記第１導電体の前記第１部分は、前記第２絶縁部材と前記第２方向に接し、
前記第１導電体の前記第２部分は、前記第１絶縁部材と前記第２方向に接する、
請求項１記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用されることがある。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１００９０３２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留りを向上させる。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、互いに交差する第１方向及び第２方向が成す平面に設けられ、第１方向に並ぶ第１領域及び第２領域を含む基板と、ここで、第２領域は、第３領域と、第３領域と第２方向に並ぶ第４領域と、を含み、基板上に、第１方向及び第２方向の各々と交差する第３方向に並び、かつ互いに離れて設けられ、第１配線層を含む複数の配線層と、ここで、複数の配線層の各々は、第３領域内で第１方向に延びるブリッジ部分と、第４領域内で上層の配線層と重ならないように設けられたテラス部分と、を含み、第３方向に延びるコンタクトと、第４領域内で第１配線層のテラス部分に接する第１部分と、第３領域内でコンタクトの下端と接する第２部分と、第１部分と第２部分を接続する第３部分と、を有し、第１配線層を除く複数の配線層と、互いに離れて設けられる第１導電体と、第１領域で第３方向に延び、複数の配線層の各々と交差する部分がメモリセルとして機能するメモリピラーと、を備える。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係るメモリシステムの構成の一例を示すブロック図。
図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
図３は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
図４は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
図５は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
図６は、実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
図７は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。
図８は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
図９は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図。
図１０は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図８のＸ－Ｘ線に沿った断面図。
図１１は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図８のＸＩ－ＸＩ線に沿った断面図。
図１２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す、図８のＸＩＩ－ＸＩＩ線に沿った平面図。
図１３は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図８のＸＩＩＩ－ＸＩＩＩ線に沿った断面図。
図１４は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す、図８のＸＩＶ－ＸＩＶ線に沿った平面図。
図１５は、実施形態に係る半導体記憶装置の製造工程の一例を示すフローチャート。
図１６は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図１７は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図１８は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図１９は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２０は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２１は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２２は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２３は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２４は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２５は、実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。
図２６は、実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図
図２７は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
図２８は、実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態が図面を参照して記述される。図面は模式的なものであり、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付与する場合がある。
【０００８】
以下の説明において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が常時あるいは選択的に導電性となる中間要素を介して間接的に、又は中間要素を介することなく直接的に第２要素に接続されていることを含む。
【０００９】
１．構成
１．１メモリシステム
図１は、実施形態に係るメモリシステムの構成の一例を示すブロック図である、メモリシステムは、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤ
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カードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、又はＳＳＤ（Solid State Drive）である。メモリシステム１は、メモリコントローラ２及び半導体記憶装置３を含む。
【００１０】
メモリコントローラ２は、例えば、ＳｏＣ（System on a Chip）のような集積回路で構成される。メモリコントローラ２は、外部のホスト機器からの要求に基づいて、半導体記憶装置３を制御する。具体的には、メモリコントローラ２は、外部のホスト機器から書込みを要求されたデータを、半導体記憶装置３に書き込む。また、メモリコントローラ２は、外部のホスト機器から読出しを要求されたデータを、半導体記憶装置３から読み出して外部のホスト機器に出力する。
（【００１１】以降は省略されています）

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