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公開番号2025143812
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043254
出願日2024-03-19
発明の名称ブートストラップ回路及びスイッチングレギュレータ
出願人エイブリック株式会社
代理人
主分類H02M 3/155 20060101AFI20250925BHJP(電力の発電,変換,配電)
要約【課題】チップ面積の小さいブートストラップ回路及びスイッチングレギュレータを提供する。
【解決手段】電源端子と接地端子の間に直列接続された第1及び第2NMOSトランジスタと、入力が第2入力端子に接続され、出力が第1NMOSトランジスタのゲートに接続され、第2電源端子が出力端子に接続された反転バッファと、反転バッファの第1電源端子と出力端子の間に接続されたブートストラップコンデンサと、インバータとデプレッション型NMOSトランジスタと昇圧コンデンサを備えた昇圧回路と、ゲートが昇圧コンデンサの一端に接続され、ソースが第1入力端子に接続され、ドレインがブートストラップコンデンサの一端に接続された第3NMOSトランジスタを備えたことを特徴とする。
【選択図】図1
特許請求の範囲【請求項１】
第１入力端子と、
第２入力端子と、
出力端子と、
電源端子と前記出力端子の間に接続された第１ＮＭＯＳトランジスタと、
前記出力端子と接地端子の間に接続された第２ＮＭＯＳトランジスタと、
入力が前記第２入力端子に接続され、出力が前記第１ＮＭＯＳトランジスタのゲートに接続され、第２電源端子が前記出力端子に接続された反転バッファと、
一端が前記反転バッファの第１電源端子に接続され、他端が前記出力端子に接続されたブートストラップコンデンサと、
入力が前記第２入力端子に接続されたインバータと、
ゲートが前記インバータの出力に接続され、ソースが前記第１入力端子に接続されたデプレッション型ＮＭＯＳトランジスタと、
一端が前記デプレッション型ＮＭＯＳトランジスタのドレインに接続され、他端が前記第２入力端子に接続された昇圧コンデンサと、
ゲートが前記昇圧コンデンサの一端に接続され、ソースが前記第１入力端子に接続され、ドレインがブートストラップコンデンサの一端に接続された第３ＮＭＯＳトランジスタと、を備えたことを特徴とするブートストラップ回路。
続きを表示（約 240 文字）【請求項２】
前記デプレッション型ＮＭＯＳトランジスタと前記昇圧コンデンサと前記インバータは昇圧回路を構成し、
前記第１入力端子から入力される第１入力信号と前記第２入力端子から入力される第２入力信号に基づいた昇圧電圧を生成し、
前記昇圧電圧によって前記第３ＮＭＯＳトランジスタを導通させることを特徴とする請求項１に記載のブートストラップ回路。
【請求項３】
請求項１または２に記載のブートストラップ回路を備えたスイッチングレギュレータ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ブートストラップ回路及びスイッチングレギュレータに関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
一般的に、ブートストラップ回路は、スイッチングレギュレータ等に使用され、ブートストラップコンデンサを充電するための同期スイッチとしてＰＭＯＳトランジスタが使用されている。従来技術としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－６２４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のブートストラップ回路では、同期スイッチに用いるＰＭＯＳトランジスタはオン抵抗が高いため、チップ面積が大きくなるという点で改善の余地がある。
【０００５】
本発明は、上述した事情を考慮し、チップ面積の小さいブートストラップ回路及びスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のブートストラップ回路は、入力端子と、第２入力端子と、出力端子と、電源端子と出力端子の間に接続された第１ＮＭＯＳトランジスタと、出力端子と接地端子の間に接続された第２ＮＭＯＳトランジスタと、入力が第２入力端子に接続され、出力が第１ＮＭＯＳトランジスタのゲートに接続され、第２電源端子が出力端子に接続された反転バッファと、一端が反転バッファの第１電源端子に接続され、他端が出力端子に接続されたブートストラップコンデンサと、入力が第２入力端子に接続されたインバータと、ゲートがインバータの出力に接続され、ソースが第１入力端子に接続されたデプレッション型ＮＭＯＳトランジスタと、一端がデプレッション型ＮＭＯＳトランジスタのドレインに接続され、他端が第２入力端子に接続された昇圧コンデンサと、ゲートが昇圧コンデンサの一端に接続され、ソースが第１入力端子に接続され、ドレインがブートストラップコンデンサの一端に接続された第３ＮＭＯＳトランジスタと、を備えた。
【発明の効果】
【０００７】
本発明によれば、同期スイッチにオン抵抗の小さいＮＭＯＳトランジスタを使用することにより、チップ面積の小さいブートストラップ回路及びスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【０００８】
本発明の実施形態に係るブートストラップ回路の構成例を示す回路図である。
本実施形態に係るブートストラップ回路を備えたスイッチングレギュレータを示す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係るブートストラップ回路及びスイッチングレギュレータを、図面に基づいて説明する。
【００１０】
図１は、本実施形態に係るブートストラップ回路１００の回路図である。
（【００１１】以降は省略されています）

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