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公開番号2025069219
公報種別公開特許公報(A)
公開日2025-04-30
出願番号2025009220,2023116736
出願日2025-01-22,2019-05-05
発明の名称正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類G06F 1/06 20060101AFI20250422BHJP(計算;計数)
要約【課題】正確なデューティサイクル制御を実装するダブルデータレート回路及びデータ生成方法を提供する。
【解決手段】クロック発生器と、クロック分周器と、マルチプレクサとを含むダブルデータレート回路によるデータ生成方法であって、クロック発生器は、一対の相補クロック信号を生成するためにソースクロック信号を受信し、クロック分周器は、クロック発生器に結合され、一対の相補クロック信号のシングルエッジ遷移のみを用いて、順に90°だけ位相がずれている4つの多相クロック信号を生成する。マルチプレクサは、クロック分周器に結合され、4つの多相クロック信号のうちの2つの第1、第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択すること、選択解除すること及び選択された各データビットを出力データストリームとすることによって、複数のデータビットを出力データストリームへと多重化する。
【選択図】図8
特許請求の範囲【請求項１】
ダブルデータレート回路であって、
一対の相補クロック信号を生成するためにソースクロック信号を受信するように構成された、クロック発生器と、
前記クロック発生器に結合され、前記一対の相補クロック信号のシングルエッジ遷移のみを用いて４つの多相クロック信号を生成するように構成されたクロック分周器であって、前記４つの多相クロック信号は順に９０°だけ位相がずれている、クロック分周器と、
前記クロック分周器に結合され、前記４つの多相クロック信号のうちの２つの第１のエッジ遷移および第２のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、前記複数のデータビットを前記出力データストリームへと多重化するように構成された、マルチプレクサと
を備える、回路。
続きを表示（約 1,800 文字）【請求項２】
前記マルチプレクサは、前記４つの多相クロック信号のうちの第１の多相クロック信号の前記第１のエッジ遷移時に、前記複数のデータビットの第１のデータビットを前記出力データストリームとして選択することと、前記４つの多相クロック信号のうちの第２の多相クロック信号の前記第２のエッジ遷移時に、前記複数のデータビットのうちの前記第１のデータビットを前記出力データストリームとして選択解除することとを行うように構成され、
前記第１の多相クロック信号および前記第２の多相クロック信号は、９０°だけ位相がずれている、
請求項１に記載の回路。
【請求項３】
前記第１のエッジ遷移および前記第２のエッジ遷移は、反対のクロックエッジである、請求項１に記載の回路。
【請求項４】
前記第１のエッジ遷移は立上りエッジであり、前記第２のエッジ遷移は立下りエッジである、請求項１に記載の回路。
【請求項５】
前記マルチプレクサは、４つの３入力ＮＡＮＤゲートと、それらに結合された１つの４入力ＮＡＮＤゲートとを備え、
前記４つの３入力ＮＡＮＤゲートの各々は、４つの複数のデータビットのうちの１つおよび前記４つの多相クロック信号のうちの２つを受信することと、前記２つの受信した多相クロック信号のうちの１つの前記第１のエッジ遷移時に、前記受信したデータビットの出力を開始することと、前記２つの受信した多相クロック信号のうちの他の１つの前記第２のエッジ遷移時に、前記受信したデータビットの出力を停止することとを行うように構成され、前記２つの受信した多相クロック信号は９０°だけ位相がずれており、
前記４入力ＮＡＮＤゲートは、前記出力データストリームを生成するために前記４つの３入力ＮＡＮＤゲートからそれぞれの出力信号を受信するように構成される、
請求項１に記載の回路。
【請求項６】
前記３入力ＮＡＮＤゲートの入力は、プルアップパスおよびプルダウンパスで整合され、前記４入力ＮＡＮＤゲートの入力は、プルアップパスおよびプルダウンパスで整合される、請求項５に記載の回路。
【請求項７】
前記クロック発生器は、
前記相補クロック信号のうちの１つを生成するために直列に結合された偶数個のインバータと、
前記相補クロック信号のうちの他の１つを生成するために直列に結合された奇数個のインバータと
を備え、
前記偶数個のインバータのファンアウトの和は、前記奇数個のインバータのファンアウトの和に等しい、請求項１に記載の回路。
【請求項８】
前記クロック分周器は、
位相が反対の、前記４つの多相クロック信号のうちの２つを生成するために、前記相補クロック信号のうちの１つを受信するように構成された、第１の対の交差結合されたフリップフロップと、
位相が反対の、前記４つの多相クロック信号のうちの他の２つを生成するために、前記相補クロック信号のうちの他の１つを受信するように構成された、第２の対の交差結合されたフリップフロップと
を備える、請求項１に記載の回路。
【請求項９】
前記マルチプレクサは、スタンバイモードの間、前記出力データストリームを定常状態に保つように構成されたキーパー回路をさらに備える、請求項１に記載の回路。
【請求項１０】
クロック発生器と、クロック分周器と、マルチプレクサとを備えるダブルデータレート回路によって採用されるデータ生成方法であって、
前記クロック発生器が、一対の相補クロック信号を生成するためにソースクロック信号を受信するステップと、
前記一対の相補クロック信号のシングルエッジ遷移のみを用いて、前記クロック分周器が４つの多相クロック信号を生成するステップであって、前記４つの多相クロック信号は互いに９０°だけ位相がずれている、ステップと、
前記４つの多相クロック信号のうちの２つの第１のエッジ遷移および第２のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、前記マルチプレクサが、前記複数のデータビットを前記出力データストリームへと多重化するステップと
を含む、方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、高速データ処理に関し、詳細には、正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
ダブルデータレート（ＤＤＲ）システムは、クロック信号の立上がりエッジと立下りエッジの両方でデータを転送する。したがって、ＤＤＲ回路からの出力データは、クロック信号の立上がりおよび立下りエッジに合わせられ、そのためにクロック信号のデューティサイクルは、出力データのデータウィンドウに直接的な影響を及ぼし、出力信号のタイミング動作を最適化するためには、５０％のデューティサイクルの低ジッタクロックが不可欠である。
【０００３】
従来技術では、従来のＤＤＲ回路は多くの場合、出力データを選択するためのプルアップおよびプルダウン駆動強さの不均衡により出力データのデューティサイクルが低いという難点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
それゆえ、タイミング要件を満たし、データスキューを減らし、エラー率を下げ、システム性能を強化するために、正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法の必要が生じている。
【課題を解決するための手段】
【０００５】
本発明の一実施形態では、クロック発生器と、クロック分周器と、マルチプレクサとを含むダブルデータレート回路が提供される。クロック発生器は、一対の相補クロック信号を生成するためにソースクロック信号を受信するように使用される。クロック分周器は、クロック発生器に結合され、一対の相補クロック信号のシングルエッジ遷移のみを用いて４つの多相クロック信号を生成するために使用される。４つの多相クロック信号は、順に９０°だけ位相がずれている。マルチプレクサは、クロック分周器に結合され、４つの多相クロック信号のうちの２つの第１のエッジ遷移および第２のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、複数のデータビットを出力データストリームへと多重化するために使用される。
【０００６】
本発明の他の実施形態では、クロック発生器と、クロック分周器と、マルチプレクサとを備えるダブルデータレート回路によって採用されるデータ生成方法が開示される。データ生成方法は、クロック発生器が一対の相補クロック信号を生成するためにソースクロック信号を受信するステップと、クロック分周器が一対の相補クロック信号のシングルエッジ遷移のみを用いて、４つの多相クロック信号を生成するステップであって、４つの多相クロック信号は互いに９０°だけ位相がずれている、ステップと、４つの多相クロック信号のうちの２つの第１のエッジ遷移および第２のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、マルチプレクサが複数のデータビットを出力データストリームへと多重化するステップとを含む。
【０００７】
本発明のこれらの目的および他の目的は、様々な図および図面において示す好ましい実施形態の以下の詳細な説明を読んだ後に当業者に明らかとなるであろう。
【０００８】
本明細書に組み込まれ、本明細書の一部を成す添付の図面は、本開示の実施形態を例示し、記述とともに本開示の原理を説明し、当業者が本開示を作成および使用可能にするのにさらに役立つ。
【図面の簡単な説明】
【０００９】
本発明の一実施形態によるダブルデータレート回路のブロック図である。
図１のＤＤＲ回路のタイミング図である。
図１のクロック発生器のブロック図である。
図１のクロック分周器のブロック図である。
図１のマルチプレクサのブロック図である。
図５のマルチプレクサの整合された３入力ＮＡＮＤゲートの概略図である。
図５のマルチプレクサの整合された４入力ＮＡＮＤゲートの概略図である。
図１のダブルデータレート回路によって採用されるデータ生成方法のフローチャートである。
図１のＤＤＲ回路のシミュレーションを示す図である。
従来のメモリコントローラのシミュレーションを示す図である。
【発明を実施するための形態】
【００１０】
図１は、クロック発生器１０と、クロック分周器１２と、マルチプレクサ１４とを備える、本発明の一実施形態によるダブルデータレート（ＤＤＲ）回路１のブロック図である。クロック発生器１０は、クロック分周器１２に結合され、次いでマルチプレクサ１４に結合される。ダブルデータレート回路１は、ベースバンド回路から４つのデータビットＤｒ０、Ｄｆ０、Ｄｒ１、Ｄｆ１を受信し、外部クロックソースからソースクロック信号ＣＫｓを受信し、ソースクロック信号ＣＫｓのクロックレートの２倍でデータビットＤｒ０、Ｄｆ０、Ｄｒ１、Ｄｆ１を１つのデータストリームＤＱへと多重化し得る。詳細には、データビットＤｒ０、Ｄｆ０、Ｄｒ１、Ｄｆ１の各々の多重化の開始と終わりは、それぞれ等しい数量の信号エッジによって制御され、それによって、平衡のとれていないプルアップおよびプルダウン駆動強さならびに／またはプロセス変動による多重化の開始と終わりとのタイミング不整合を減らすまたはなくす。ダブルデータレート回路１は、出力データストリームＤＱをＤＤＲメモリに送信するＤＤＲメモリコントローラであってもよい。外部クロックソースは、ダブルデータレート回路１の外部のクロック発生器を指し、水晶発振回路であってもよい。
（【００１１】以降は省略されています）

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