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公開番号2025100173
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023217351
出願日2023-12-22
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250626BHJP()
要約【課題】配線同士の寄生容量または配線とビアコンタクトとの寄生容量を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、第1絶縁膜の第1方向に設けられた第1配線を備える。第1配線は、第2方向に配列され、第3方向に延伸する。第2絶縁膜は、第1配線上にそれぞれ対応して設けられる。第2絶縁膜は、それぞれの第1配線に接する面における第2方向の幅がそれに対応する第1配線の幅よりも狭い。第3絶縁膜は、第1配線上にそれぞれ対応して設けられ、それぞれ第2絶縁膜の両側面を被覆する。第4絶縁膜は第3絶縁膜上に設けられ、第5絶縁膜は第4絶縁膜上に設けられる。第1コンタクトは、第2～第5絶縁膜を貫通して第1配線に接続される。第2配線は、第1コンタクト上に設けられている。第1配線の第1方向には、第1コンタクトが設けられているか、あるいは、第2および第4絶縁膜が設けられている。
【選択図】図5
特許請求の範囲【請求項１】
第１絶縁膜に対して第１方向に設けられた複数の第１配線であって、前記第１方向に対して交差する第２方向に配列されており、前記第１および第２方向に対して交差する第３方向に延伸する複数の第１配線と、
前記複数の第１配線上にそれぞれ対応して設けられた複数の第２絶縁膜であって、それぞれの前記第１配線に接する面における前記第２方向の幅が対応する前記複数の第１配線における前記第２方向の幅よりも狭い複数の第２絶縁膜と、
前記複数の第１配線上にそれぞれ対応して設けられ、前記第２方向に配列されており、前記第３方向に延伸し、それぞれ前記複数の第２絶縁膜の両側面を少なくとも被覆する複数の第３絶縁膜と、
前記複数の第３絶縁膜上に設けられた第４絶縁膜と、
前記第４絶縁膜上に設けられた第５絶縁膜と、
前記第２～第５絶縁膜を貫通して前記複数の第１配線のいずれかに接続される第１コンタクトと、
前記第１コンタクト上に設けられた第２配線とを備え、
前記第１配線の前記第１方向には、前記第１コンタクトが設けられているか、あるいは、少なくとも前記第２および第４絶縁膜が設けられている、半導体装置。
続きを表示（約 690 文字）【請求項２】
前記第１、第３および第５絶縁膜は、シリコンおよび酸素を含み、
前記第２および第４絶縁膜は、シリコンおよび窒素を含む、請求項１に記載の半導体装置。
【請求項３】
前記複数の第３絶縁膜は、前記複数の第２絶縁膜のそれぞれの上面を被覆し、前記第２絶縁膜と前記第４絶縁膜との間に設けられている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第４絶縁膜は、前記複数の第２絶縁膜のそれぞれの上面を被覆し、前記複数の第２絶縁膜と接触している、請求項１または請求項２に記載の半導体装置。
【請求項５】
前記複数の第１配線間に設けられた第６絶縁膜をさらに備える、請求項１または請求項２に記載の半導体装置。
【請求項６】
エアギャップが前記複数の第１配線間に設けられている、請求項１または請求項２に記載の半導体装置。
【請求項７】
前記エアギャップの上端は、前記第１配線の上面よりも下方にある、請求項６に記載の半導体装置。
【請求項８】
前記エアギャップは、前記第１配線の下面よりも下方にある、請求項６または請求項７に記載の半導体装置。
【請求項９】
前記第１コンタクトは、前記第４絶縁膜の下面と同じ高さにおいて段差を有する、請求項１または請求項２に記載の半導体装置。
【請求項１０】
前記第４絶縁膜の上面は、前記第１配線の上方において突出するように凹凸形状を有する、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。メモリセルアレイの微細化に伴い、隣接する複数の配線間の間隔が狭くなる。これにより、配線間の寄生容量および配線とビアコンタクトとの間の寄生容量が上昇するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
特願２０２２―１４９４２２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線同士の寄生容量または配線とビアコンタクトとの寄生容量を低く抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１絶縁膜に対して第１方向に設けられた複数の第１配線を備える。複数の第１配線は、第１方向に対して交差する第２方向に配列されており、第１および第２方向に対して交差する第３方向に延伸する。複数の第２絶縁膜は、複数の第１配線上にそれぞれ対応して設けられている。複数の第２絶縁膜は、それぞれの第１配線に接する面における第２方向の幅がそれに対応する複数の第１配線における第２方向の幅よりも狭い。複数の第３絶縁膜は、複数の第１配線上にそれぞれ対応して設けられ、第２方向に配列されており、第３方向に延伸し、それぞれ複数の第２絶縁膜の両側面を少なくとも被覆する。第４絶縁膜は、複数の第３絶縁膜上に設けられた。第５絶縁膜は、第４絶縁膜上に設けられている。第１コンタクトは、第２～第５絶縁膜を貫通して複数の第１配線のいずれかに接続される。第２配線は、第１コンタクト上に設けられている。第１配線の第１方向には、第１コンタクトが設けられているか、あるいは、少なくとも第２および第４絶縁膜が設けられている。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
積層体を示す模式平面図。
３次元構造のメモリセルを例示する模式断面図。
３次元構造のメモリセルを例示する模式断面図。
第１実施形態に係るアレイチップのビット線およびその周辺の構成例を示す断面図。
第１実施形態によるアレイチップの製造方法の一例を示す断面図。
図６に続く、アレイチップの製造方法の一例を示す断面図。
図７に続く、アレイチップの製造方法の一例を示す断面図。
図８に続く、アレイチップの製造方法の一例を示す断面図。
図９に続く、アレイチップの製造方法の一例を示す断面図。
図１０に続く、アレイチップの製造方法の一例を示す断面図。
図１１に続く、アレイチップの製造方法の一例を示す断面図。
図１２に続く、アレイチップの製造方法の一例を示す断面図。
第２実施形態に係るアレイチップのビット線およびその周辺の構成例を示す断面図。
第２実施形態によるアレイチップの製造方法の一例を示す断面図。
第３実施形態に係るアレイチップのビット線およびその周辺の構成例を示す断面図。
第３実施形態によるアレイチップの製造方法の一例を示す断面図。
図１７に続く、アレイチップの製造方法の一例を示す断面図。
図１８に続く、アレイチップの製造方法の一例を示す断面図。
図１９に続く、アレイチップの製造方法の一例を示す断面図。
図２０に続く、アレイチップの製造方法の一例を示す断面図。
図２１に続く、アレイチップの製造方法の一例を示す断面図。
第４実施形態に係るアレイチップのビット線およびその周辺の構成例を示す断面図。
第５実施形態による半導体装置の製造方法の一例を示す断面図。
第５実施形態による半導体装置の製造方法の一例を示す断面図。
図２４Ａに続く、半導体装置の製造方法の一例を示す断面図。
図２４Ｂに続く、半導体装置の製造方法の一例を示す断面図。
図２５Ａに続く、半導体装置の製造方法の一例を示す断面図。
図２５Ｂに続く、半導体装置の製造方法の一例を示す断面図。
図２６Ａに続く、半導体装置の製造方法の一例を示す断面図。
図２６Ｂに続く、半導体装置の製造方法の一例を示す断面図。
図２７Ｂに続く、半導体装置の製造方法の一例を示す断面図。
図２８に続く、半導体装置の製造方法の一例を示す断面図。
図２９に続く、半導体装置の製造方法の一例を示す断面図。
図２７Ａに続く、半導体装置の製造方法の一例を示す断面図。
図３０に続く、半導体装置の製造方法の一例を示す断面図。
比較例を示す断面図。
アレイチップを適用した半導体記憶装置の構成例を示すブロック図。
メモリセルアレイの回路構成の一例を示す回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、±Ｚ方向は第１方向の例である。±Ｘ方向は第３方向の例であり、±Ｙ方向は第２方向の例である。
【０００９】
半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が設けられた状態を示している。
【００１０】
ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。
（【００１１】以降は省略されています）

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