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公開番号2025111074
公報種別公開特許公報(A)
公開日2025-07-30
出願番号2024005231
出願日2024-01-17
発明の名称回路装置
出願人セイコーエプソン株式会社
代理人個人,個人,個人,個人
主分類H02M 7/48 20070101AFI20250723BHJP(電力の発電,変換,配電)
要約【課題】インダクターに流れる電流の検出誤差を低減できる回路装置等を提供すること。
【解決手段】回路装置100は、増幅回路160と目標値補正回路170とD/A変換回路190と比較回路115と制御回路120とを含む。増幅回路160は、センス抵抗電流ISに対応した入力電圧VIPを増幅する。目標値補正回路170は、電流の目標設定値TSを補正して補正設定値SDACを出力する。D/A変換回路190は、補正設定値SDACをD/A変換する。比較回路115は、増幅回路160の出力電圧VOUTとD/A変換回路190の出力電圧VDACとを比較する。制御回路120は、比較回路115の出力信号COUTに基づいてスイッチ素子を制御する。目標値補正回路170は、センス抵抗電流ISが、目標設定値TSに対応した電流であるときに、比較回路115の出力信号COUTが変化するように、目標設定値TSを補正する。
【選択図】図2
特許請求の範囲【請求項１】
第１電源ノードと第２電源ノードとの間に直列接続されたスイッチ素子、センス抵抗及びインダクターの前記スイッチ素子を制御する回路装置であって、
前記センス抵抗に流れる電流であるセンス抵抗電流に対応した入力電圧を増幅する増幅回路と、
電流の目標設定値が入力され、前記目標設定値を補正して補正設定値を出力する目標値補正回路と、
前記補正設定値をＤ／Ａ変換するＤ／Ａ変換回路と、
前記増幅回路の出力電圧と前記Ｄ／Ａ変換回路の出力電圧とを比較する比較回路と、
前記比較回路の出力信号に基づいて前記スイッチ素子を制御する制御回路と、
を含み、
前記目標値補正回路は、
前記センス抵抗電流が、前記目標設定値に対応した電流であるときに、前記比較回路の出力信号が変化するように、前記目標設定値を補正して前記補正設定値を出力することを特徴とする回路装置。
続きを表示（約 1,100 文字）【請求項２】
請求項１に記載された回路装置において、
前記目標値補正回路は、
前記目標設定値の下限値が入力され且つ前記センス抵抗電流が前記下限値に対応した電流であるときに前記比較回路の出力信号が変化するように、前記目標設定値を補正することを特徴とする回路装置。
【請求項３】
請求項２に記載された回路装置において、
前記センス抵抗電流が前記下限値に対応した電流であるときに前記比較回路の出力信号が変化する前記補正設定値を、下限設定値として記憶する記憶部を含み、
前記目標値補正回路は、前記目標設定値の前記下限値が入力されたとき、前記下限設定値を前記補正設定値として出力することを特徴とする回路装置。
【請求項４】
請求項３に記載された回路装置において、
前記記憶部は、
前記補正設定値の上限設定値を記憶し、
前記目標値補正回路は、
前記下限設定値と前記上限設定値に基づき求められるゲイン値に基づいて前記目標設定値を補正することを特徴とする回路装置。
【請求項５】
請求項４に記載された回路装置において、
前記記憶部は
不揮発性メモリーであることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載された回路装置において、
前記増幅回路は、
演算増幅器と、
一端が前記演算増幅器の第１入力端子に接続され、他端に前記入力電圧が入力される第１抵抗と、
一端が前記演算増幅器の前記第１入力端子に接続される第２抵抗と、
一端が前記演算増幅器の第２入力端子に接続され、他端がグランドノードに接続される第３抵抗と、
一端が前記演算増幅器の前記第２入力端子に接続され、他端が前記演算増幅器の出力端子に接続される第４抵抗と、
を含み、
前記第２抵抗の他端に基準電圧が入力されることを特徴とする回路装置。
【請求項７】
請求項６に記載された回路装置において、
前記Ｄ／Ａ変換回路は、
複数の電圧を出力するラダー抵抗回路と、
前記複数の電圧のうち前記補正設定値に対応する電圧を前記Ｄ／Ａ変換回路の出力電圧として選択する第１選択回路と、
前記複数の電圧から前記基準電圧を選択する第２選択回路と、
を含むことを特徴とする回路装置。
【請求項８】
請求項１乃至５のいずれか一項に記載された回路装置において、
外部から前記目標設定値を受信するインターフェース回路を含むことを特徴とする回路装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、回路装置等に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
特許文献１には、ブリッジ回路によりモーターを駆動する回路装置が開示されている。回路装置は、検出回路と制御回路とブリッジ回路とを含む。検出回路は、センス抵抗の両端の電圧差を増幅する差動増幅回路と、電流値を指定するデジタルデータを基準電圧に変換するＤ／Ａ変換回路と、差動増幅回路が出力した電圧と基準電圧とを比較するコンパレーターと、を含む。制御回路は、コンパレーターの出力に基づいてブリッジ回路を制御する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１３６２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、センス抵抗に流れる電流が目標の電流値となるように制御するが、検出回路は、電圧比較によって、センス抵抗に流れる電流と目標の電流値との比較を行っている。このため、電流又はデジタルデータから電圧への変換に、製造ばらつき、或いは経年劣化等による誤差がある場合には、電流が正確に検出されない可能性がある。例えば、差動増幅回路、コンパレーター又はＤ／Ａ変換回路にオフセット等がある場合には、それが電流検出の誤差要因となる。
【課題を解決するための手段】
【０００５】
本開示の一態様は、第１電源ノードと第２電源ノードとの間に直列接続されたスイッチ素子、センス抵抗及びインダクターの前記スイッチ素子を制御する回路装置であって、前記センス抵抗に流れる電流であるセンス抵抗電流に対応した入力電圧を増幅する増幅回路と、電流の目標設定値が入力され、前記目標設定値を補正して補正設定値を出力する目標値補正回路と、前記補正設定値をＤ／Ａ変換するＤ／Ａ変換回路と、前記増幅回路の出力電圧と前記Ｄ／Ａ変換回路の出力電圧とを比較する比較回路と、前記比較回路の出力信号に基づいて前記スイッチ素子を制御する制御回路と、を含み、前記目標値補正回路は、前記センス抵抗電流が、前記目標設定値に対応した電流であるときに、前記比較回路の出力信号が変化するように、前記目標設定値を補正して前記補正設定値を出力する回路装置に関係する。
【図面の簡単な説明】
【０００６】
電子機器及び回路装置の第１構成例。
電流検出回路の第１構成例。
回路装置の第１構成例における動作を説明する波形例。
目標設定値を補正する処理の説明図。
目標設定値を補正する処理の説明図。
目標値補正回路の構成例。
下限設定値を決定する手順のフローチャート例。
ゲイン演算部に含まれる減算回路の第１構成例。
ゲイン演算部に含まれる減算回路の第２構成例。
キャリー入力有りの１ビット減算器の構成例。
キャリー入力無しの１ビット減算器の構成例。
電流検出回路の第１構成例における比較回路の動作を説明する波形例。
電流検出回路の第１構成例における比較回路の動作を説明する波形例。
電流検出回路の第２構成例。
電流検出回路の第２構成例における比較回路の動作を説明する波形例。
電流検出回路の第２構成例におけるＤ／Ａ変換回路の構成例。
電子機器及び回路装置の第２構成例。
回路装置の第２構成例における動作を説明する波形例。
【発明を実施するための形態】
【０００７】
以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【０００８】
１．電子機器及び回路装置
図１は、電子機器及び回路装置の第１構成例である。電子機器３００は、処理装置２００と回路装置１００とモーター１０とセンス抵抗ＲＳとを含む。センス抵抗ＲＳはシャント抵抗とも呼ばれる。以下では、回路装置１００がモーター１０を駆動する例を主に説明する。モーターは、ＤＣモーター又はステッピングモーター等である。図１には回路装置１００が１相の駆動回路を含む例を示すが、ステッピングモーター等を駆動する場合に２相の駆動回路を含んでいてもよい。なお、回路装置１００の駆動対象はインダクターであればよい。インダクターはコイル又はソレノイド等であり、コイル単体に限らず、モーター等の装置に含まれるコイルであってもよい。
【０００９】
処理装置２００は、センス抵抗ＲＳに流れる電流ＩＳの目標設定値ＴＳを回路装置１００に送信する。電流ＩＳをセンス抵抗電流と呼ぶこととする。目標設定値ＴＳは、モーター１０の駆動電流、つまりモーター１０のトルク又は回転速度等を制御するための設定値である。処理装置２００の一例はプロセッサーである。プロセッサーは、例えば、ＣＰＵ、ＧＰＵ、マイクロコンピューター、ＤＳＰ、ＡＳＩＣ又はＦＰＧＡ等のうち１又は複数を含む。ＣＰＵはCentral Processing Unitの略である。ＧＰＵはGraphics Processing Unitの略である。ＤＳＰはDigital Signal Processorの略である。ＡＳＩＣはApplication Specific Integrated Circuitの略である。ＦＰＧＡはField Programmable Gate Arrayの略である。
【００１０】
回路装置１００は、センス抵抗電流ＩＳが、目標設定値ＴＳにより指示される電流値になるように、モーター１０の駆動を制御する。回路装置１００は、インターフェース回路１０５と電流検出回路１１０と制御回路１２０と駆動回路１５０と端子ＴＶＤと端子ＴＳＡと端子ＴＳＢと端子ＴＤ１と端子ＴＤ２とを含む。回路装置１００は、例えば、半導体基板に複数の回路素子が集積された集積回路装置である。各端子は、例えば半導体基板に設けられたパッド、或いは半導体基板を収容したパッケージに設けられた端子である。
（【００１１】以降は省略されています）

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