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公開番号2025118903
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2025082361,2022501383
出願日2025-05-16,2021-02-08
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G06F 9/38 20180101AFI20250805BHJP(計算;計数)
要約【課題】新規な構成の半導体装置を提供する。
【解決手段】複数のメモリ回路と、切替回路と、演算回路と、を有する。複数のメモリ回路はそれぞれ、重みデータを保持する機能、および第1配線に重みデータを出力する機能を有する。切替回路は、複数の第1配線のいずれか一と、第2配線と、の導通状態を切り替える機能を有する。演算回路は、入力データと、第2配線に与えられた重みデータと、を用いた演算処理を行う機能を有する。メモリ回路は、第1トランジスタを有する第1の層に設けられる。切替回路および演算回路は、第2トランジスタを有する第2の層に設けられる。第1の層は、第2の層とは異なる層に設けられる。
【選択図】図1
特許請求の範囲【請求項１】
複数のメモリ回路と、切替回路と、演算回路と、を有し、
複数の前記メモリ回路はそれぞれ、重みデータを保持する機能、および第１配線に前記重みデータを出力する機能を有し、
前記切替回路は、複数の前記第１配線のいずれか一と、第２配線と、の導通状態を切り替える機能を有し、
前記演算回路は、入力データと、前記第２配線に与えられた前記重みデータと、を用いた演算処理を行う機能を有し、
前記重みデータは、第１のビット数のデータであり、
前記重みデータは、学習用データで最適化された第２のビット数の重みデータを変換して得られるデータであり、
前記第１のビット数は、前記第２のビット数より小さい、半導体装置。
続きを表示（約 210 文字）【請求項２】
請求項１において、
前記第２配線は、基板表面に平行又は概略平行に設けられる配線を有する、半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１配線は、基板表面に概略垂直に設けられる配線を有する、半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記演算回路は、積和演算を行う回路である、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書は、半導体装置等について説明する。
続きを表示（約 1,600 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等を含む半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）化がある。ＳｏＣ化によって高性能化した半導体装置では、発熱、及び消費電力の増加が問題となってくる。
【０００４】
ＡＩ（ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇｅｎｃｅ）技術では、計算量とパラメータ数が膨大になるため、演算量が増大する。演算量の増大は、発熱、および消費電力を増加させる要因となるため、演算量を低減するためのアーキテクチャが盛んに提案されている。代表的なアーキテクチャとして、ＢｉｎａｒｙＮｅｕｒａｌＮｅｔｗｏｒｋ（ＢＮＮ）、およびＴｅｒｎａｒｙＮｅｕｒａｌＮｅｔｗｏｒｋ（ＴＮＮ）があり、回路規模縮小、および低消費電力化に対して特に有効となる（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０１９／０７８９２４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＡＩ技術の演算では、重みデータと入力データを用いた積和演算を膨大な回数を繰り返すため、演算処理の高速化が求められる。メモリセルアレイでは、大量の重みデータや中間データを保持する必要がある。大量の重みデータや中間データを保持するメモリセルアレイでは、ビット線を介して演算回路に重みデータや中間データを読み出す。重みデータや中間データの読出しの頻度が多くなるため、メモリセルアレイと演算回路間のバンド幅が、動作速度の律速になることがある。
【０００７】
メモリセルアレイと演算回路の間の配線の並列数を高めることで、高いバンド幅でメモリセルアレイと演算回路を接続することができるため、演算処理の高速化に有利となる。しかしながら、演算回路とメモリセルアレイの間の配線数が増えることになるため、周辺回路の面積が著しく増大する虞がある。
【０００８】
またＡＩ技術の演算では、ビット線の充放電エネルギーを如何にして低減するかが低消費電力化を図るうえで重要となる。
【０００９】
ビット線の充放電エネルギーを低減するためには、ビット線を短くすることが有効である。しかしながら、演算回路とメモリセルアレイを交互に並べて配置することになるため、周辺回路の面積が著しく増大する虞がある。またビット線を短くすることを目的として、貼り合わせ技術などを用いて垂直方向にトランジスタを集積化する技術がある。しかしながら貼り合わせ技術では、電気的に接続するための接続部の間隔が大きいため、却って寄生容量等が増えてしまい充放電エネルギーを低減できない虞がある。
【００１０】
本発明の一態様は、小型化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、低消費電力化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
（【００１１】以降は省略されています）

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