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公開番号2025119450
公報種別公開特許公報(A)
公開日2025-08-14
出願番号2024014345
出願日2024-02-01
発明の名称昇圧回路及び不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H02M 3/07 20060101AFI20250806BHJP(電力の発電,変換,配電)
要約【課題】昇圧回路によって生成される電圧の降下を抑制する。
【解決手段】昇圧回路(11)は、第1電圧(VREG)を用いて昇圧電圧を生成して出力するチャージポンプ回路(5)と、前記チャージポンプ回路の出力端に接続され、第2電圧(VP)が印加される第1ライン(LN1)と、電源電圧(VDD)が印加される第2ライン(LN2)と、前記第2電圧に基づく帰還電圧(FB)と、基準電圧(REF)及び起動時に徐々に上昇するソフトスタート電圧(VSF)のうちの低い方との誤差に応じた前記第1電圧を生成する電圧生成回路(2,R5,C2,3,4,CS2)と、前記第1電圧が所定値以上になったことを検出する検出回路(CS3,R6,7)と、前記検出回路によって前記第1電圧が前記所定値以上になったことが検出されると、前記第1ラインと第2ラインとのショート状態を解除する解除回路(6)と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１電圧を用いて昇圧電圧を生成して出力するように構成されたチャージポンプ回路と、
前記チャージポンプ回路の出力端に接続され、第２電圧が印加されるように構成された第１ラインと、
電源電圧が印加されるように構成された第２ラインと、
前記第２電圧に基づく帰還電圧と、基準電圧及び起動時に徐々に上昇するソフトスタート電圧のうちの低い方との誤差に応じた前記第１電圧を生成するように構成された電圧生成回路と、
前記第１電圧が所定値以上になったことを検出するように構成された検出回路と、
前記検出回路によって前記第１電圧が前記所定値以上になったことが検出されると、前記第１ラインと第２ラインとのショート状態を解除するように構成された解除回路と、
を備える、昇圧回路。
続きを表示（約 610 文字）【請求項２】
前記第２電圧を分圧して前記帰還電圧を生成し、分圧比が調整可能であるように構成された分圧回路を備える、請求項１に記載の昇圧回路。
【請求項３】
前記分圧回路は、前記解除回路が前記ショート状態を解除していないときにおける前記第２電圧に対する前記帰還電圧の比を、前記解除回路が前記ショート状態を解除しているときにおける前記第２電圧に対する前記帰還電圧の比よりも大きくするように構成されている、請求項２に記載の昇圧回路。
【請求項４】
前記電圧生成回路は、前記第２電圧に基づく帰還電圧と、基準電圧及び起動時に徐々に上昇するソフトスタート電圧のうちの低い方との誤差に応じた誤差信号を出力するように構成されたエラーアンプを含み、
前記解除回路が前記ショート状態を解除していないときにおける前記エラーアンプの応答性は、前記解除回路が前記ショート状態を解除しているときにおける前記エラーアンプの応答性より高い、請求項１に記載の昇圧回路。
【請求項５】
前記解除回路が前記ショート状態を解除していないときにおける前記エラーアンプの駆動電流は、前記解除回路が前記ショート状態を解除しているときにおける前記エラーアンプの駆動電流より大きい、請求項４に記載の昇圧回路。
【請求項６】
請求項１～５のいずれか一項に記載の昇圧回路を備える、不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、昇圧回路及び不揮発性メモリ装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、昇圧電圧を出力するチャージポンプ回路が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－３３６７５３号公報
【０００４】
［概要］
特許文献１で開示されるチャージポンプ回路の出力端に負荷（所定の回路）が接続される場合、起動時にチャージポンプ回路から負荷にグランド電圧から徐々に上昇する電圧が供給されることになり、負荷の誤動作等を引き起こすおそれがある。
【０００５】
ここで、起動時の初期に電源電圧を負荷に供給し、起動の途中で電源電圧からチャージポンプ回路で昇圧された電圧に切り替えて負荷に供給することで、負荷（所定の回路）の誤動作等を抑制することが考えられる。
【０００６】
しかしながら、起動の途中で電源電圧からチャージポンプ回路で昇圧された電圧に切り替えるタイミングが適切でないと、当該タイミングで負荷に供給される電圧が一時的に降下してしまう。
【０００７】
本開示に係る昇圧回路は、第１電圧を用いて昇圧電圧を生成して出力するように構成されたチャージポンプ回路と、前記チャージポンプ回路の出力端に接続され、第２電圧が印加されるように構成された第１ラインと、電源電圧が印加されるように構成された第２ラインと、前記第２電圧に基づく帰還電圧と、基準電圧及び起動時に徐々に上昇するソフトスタート電圧のうちの低い方との誤差に応じた前記第１電圧を生成するように構成された電圧生成回路と、前記第１電圧が所定値以上になったことを検出するように構成された検出回路と、前記検出回路によって前記第１電圧が前記所定値以上になったことが検出されると、前記第１ラインと第２ラインとのショート状態を解除するように構成された解除回路と、を備える。
【０００８】
本開示に係る不揮発性メモリ装置は、上記構成の昇圧回路を備える。
【図面の簡単な説明】
【０００９】
図１は、本開示の第１実施形態に係る不揮発性メモリ装置の構成を示す図である。
図２は、データ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。
図３は、プログラム動作時におけるメモリ素子への電圧印加の一例を示す図である。
図４は、図３に対応するメモリ素子の縦構造断面図である。
図５は、リード動作時におけるメモリ素子への電圧印加の一例を示す図である。
図６は、図５に対応するメモリ素子の縦構造断面図である。
図７は、駆動信号の一例を示すタイミングチャートである。
図８は、起動時の各種電圧のタイムチャートである。
図９は、本開示の第２実施形態に係る不揮発性メモリ装置の構成を示す図である。
【００１０】
［詳細な説明］
＜第１実施形態＞
図１は、本開示の第１実施形態に係る不揮発性メモリ装置の構成を示す図である。本開示の第１実施形態に係る不揮発性メモリ装置１（以下、不揮発性メモリ装置１という）は、第１電圧印加部１０と、第２電圧印加部である昇圧回路１１と、第１データ素子Ｍｄ１と、第２データ素子Ｍｄ２と、スイッチＳＷ１と、センスアンプＳＡと、を備える。
（【００１１】以降は省略されています）

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