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公開番号2025119826
公報種別公開特許公報(A)
公開日2025-08-15
出願番号2024014870
出願日2024-02-02
発明の名称半導体装置の製造方法
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20250807BHJP()
要約【課題】セルフアラインコンタクト構造を備えた半導体装置の製造方法において、未反応の炭素が金属シリサイド膜の表面に析出することを抑えられる技術が必要とされている。
【解決手段】半導体装置の製造方法は、トレンチTRの側面及び底面を含む半導体層10の第1主面10a上にシリコン膜46を成膜するシリコン膜成膜工程と、シリコン膜を熱酸化して熱酸化膜を31形成する熱酸化膜形成工程であって、トレンチ外の第1主面上に成膜されたシリコン膜の一部が熱酸化されずに残存する、熱酸化膜形成工程と、シリコン膜上に金属膜48を成膜する金属膜成膜工程と、シリコン膜と金属膜を反応させて前駆体膜49を形成する、第1アニール工程と、トレンチ外の第1主面と前駆体膜を反応させて金属シリサイド膜23を形成する第2アニール工程と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
第１主面（１０ａ）と第２主面（１０ｂ）を有する炭化珪素の半導体層（１０）の前記第１主面にトレンチ（ＴＲ）を形成するトレンチ形成工程と、
前記トレンチの側面及び底面を含む前記半導体層の前記第１主面上にシリコン膜（４６）を成膜するシリコン膜成膜工程と、
前記シリコン膜を熱酸化して熱酸化膜（３１）を形成する熱酸化膜形成工程であって、前記トレンチ外の前記第１主面上に成膜された前記シリコン膜の一部が熱酸化されずに残存する、熱酸化膜形成工程と、
前記トレンチ内にゲート電極（３４）を形成するゲート電極形成工程であって、前記ゲート電極の上面は前記トレンチの開口縁（４４）よりも下方に位置する、ゲート電極形成工程と、
前記半導体層の前記第１主面上に層間絶縁膜（４２）を成膜する層間絶縁膜成膜工程であって、前記層間絶縁膜の一部が前記トレンチ内に埋設されて前記ゲート電極を覆う、層間絶縁膜成膜工程と、
前記層間絶縁膜と前記熱酸化膜をエッチバックするエッチバック工程であって、前記トレンチ外の前記第１主面上に残存した前記シリコン膜が露出するまで前記層間絶縁膜と前記熱酸化膜をエッチバックする、エッチバック工程と、
前記シリコン膜上に金属膜（４８）を成膜する金属膜成膜工程と、
第１温度でアニールを行う第１アニール工程であって、前記シリコン膜と前記金属膜を反応させて前駆体膜（４９）を形成する、第１アニール工程と、
前記第１温度よりも高い第２温度でアニールを行う第２アニール工程であって、前記トレンチ外の前記第１主面と前記前駆体膜を反応させて金属シリサイド膜（２３）を形成する、第２アニール工程と、を備える、半導体装置の製造方法。
続きを表示（約 660 文字）【請求項２】
前記シリコン膜成膜工程では、前記トレンチ外の前記第１主面上に成膜された前記シリコン膜の膜厚（Ｔ１）が、前記トレンチの側面に成膜された前記シリコン膜の膜厚（Ｔ２）よりも大きい、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱酸化工程では、前記トレンチの側面に成膜された前記シリコン膜が完全に熱酸化されるとともに前記トレンチ外の前記第１主面上に成膜された前記シリコン膜の一部が熱酸化されずに残存する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第1アニール工程と前記第２アニール工程の間に、前記第１アニール工程において未反応の前記金属膜を除去する金属膜除去工程、をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記金属膜の材料がニッケルである、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記熱酸化膜形成工程と前記ゲート電極形成工程の間に、前記熱酸化膜上に堆積膜（３３）を成膜する堆積膜成膜工程、をさらに備えている、請求項１～５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記シリコン膜成膜工程と前記熱酸化膜形成工程の間に、前記シリコン膜上に堆積膜（３３）を成膜する堆積膜成膜工程、をさらに備えており、
前記熱酸化膜形成工程では、窒素酸化物ガスの雰囲気下で前記シリコン膜が熱酸化される、請求項１～５のいずれか一項に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置の製造方法に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
特許文献１は、炭化珪素の半導体層を用いて製造された半導体装置を開示する。この半導体装置では、半導体層の主面に形成されたトレンチ内にトレンチゲートと層間絶縁膜が埋設している。トレンチ内にトレンチゲートと層間絶縁膜が埋設された構造をセルフアラインコンタクト構造という。セルフアラインコンタクト構造を備えた半導体装置では、半導体層の主面にニッケル膜を成膜し、アニール処理によって半導体層の主面にニッケルシリサイド膜を形成し、次いで、未反応のニッケル膜を除去することにより、半導体層の主面にオーミック接触する金属シリサイド膜を形成することができる。セルフアラインコンタクト構造を備えた半導体装置では、層間絶縁膜が半導体層の主面上に設けられていないので、層間絶縁膜にコンタクトホールを形成する必要がなく、自己整合的に金属シリサイド膜を形成することができる。
【０００３】
ところで、半導体層に含まれるシリコンとニッケル膜が反応して金属シリサイド膜が形成されるときに、半導体層に含まれる未反応の炭素が金属シリサイド膜の表面に析出することがある。このような炭素の析出は、金属シリサイド膜と他の金属層との接合を阻害する。このため、特許文献２には、ニッケル膜に接するようにシリコン膜を形成し、低温アニールでニッケル膜とシリコン膜を反応させてニッケルシリサイドの前駆体膜を形成した後に、高温アニールで半導体層と前駆体膜を反応させて前駆体膜をシリサイド化する技術が提案されている。この技術によれば、前駆体膜に十分なシリコンが含まれているので、シリサイド化のときに半導体層に含まれるシリコンの反応が抑えられ、この結果、未反応の炭素の析出も抑えられる。
【先行技術文献】
【特許文献】
【０００４】
特開２０２３－０５５１６２号公報
特開２０２２－１４６６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
セルフアラインコンタクト構造を備えた半導体装置の製造方法において、未反応の炭素が金属シリサイド膜の表面に析出することを抑えられる技術が必要とされている。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置の製造方法は、第１主面（１０ａ）と第２主面（１０ｂ）を有する半導体層（１０）の第１主面にトレンチ（ＴＲ）を形成するトレンチ形成工程と、トレンチの側面及び底面を含む半導体層の第１主面上にシリコン膜（４６）を成膜するシリコン膜成膜工程と、シリコン膜を熱酸化して熱酸化膜（３１）を形成する熱酸化膜形成工程と、トレンチ内にゲート電極（３４）を形成するゲート電極形成工程であって、ゲート電極の上面はトレンチの開口縁（４４）よりも下方に位置する、ゲート電極形成工程と、半導体層の第１主面上に層間絶縁膜（４２）を成膜する層間絶縁膜成膜工程であって、層間絶縁膜の一部がトレンチ内に埋設されてゲート電極を覆う、層間絶縁膜成膜工程と、層間絶縁膜と熱酸化膜をエッチバックするエッチバック工程であって、トレンチ外の第１主面上に残存したシリコン膜が露出するまで層間絶縁膜と熱酸化膜をエッチバックする、エッチバック工程と、シリコン膜上に金属膜（４８）を成膜する金属膜成膜工程と、第１温度でアニールを行う第１アニール工程であって、シリコン膜と金属膜を反応させて前駆体膜（４９）を形成する、第１アニール工程と、第１温度よりも高い第２温度でアニールを行う第２アニール工程であって、トレンチ外の第１主面と前駆体膜を反応させて金属シリサイド膜（２３）を形成する、第２アニール工程と、を備えていてもよい。
【０００７】
上記製造方法では、半導体層の第１主面上にシリコン膜を成膜した後に、シリコン膜を熱酸化して熱酸化膜を形成する。熱酸化膜形成工程では、トレンチ外の第１主面上に成膜されたシリコン膜の一部が熱酸化されずに残存するように熱酸化が実施される。なお、トレンチの側面に形成された熱酸化膜は、ゲート絶縁膜の一部として機能することができる。このように、上記製造方法では、パターニング工程を実施することなく、トレンチ外の第１主面上にシリコン膜を残存させることができる。トレンチ外の第１主面上に残存したシリコン膜は、第１アニール工程において金属膜と反応して前駆体膜を形成する。さらに、第２アニール工程において、トレンチ外の第１主面と前駆体膜が反応して金属シリサイド膜が形成される。上記製造方法では、予め前駆体膜が形成されているので、シリサイド化のときに半導体層に含まれるシリコンの反応が抑えられ、未反応の炭素の析出も抑えられる。このように、上記製造方法は、セルフアラインコンタクト構造を備えた半導体装置であって、未反応の炭素が金属シリサイド膜の表面に析出することが抑えられた半導体装置を製造することができる。
【図面の簡単な説明】
【０００８】
半導体装置の要部断面図であり、半導体装置の単位セルに対応した要部断面図を模式的に示す図である。
図１の半導体装置を製造する製造フローを示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
図１の半導体装置を製造する一工程における半導体層の要部断面図を模式的に示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本明細書が開示する半導体装置について説明する。なお、繰り返し配置されている構成要素については、図示明瞭化を目的としてその一部にのみ符号を付す。
【００１０】
図１に示されるように、半導体装置１は、ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置であり、第１主面１０ａと第２主面１０ｂを有する半導体層１０と、半導体層１０の第２主面１０ｂを被覆するドレイン電極２２と、半導体層１０の第１主面１０ａを被覆するソース電極２６と、半導体層１０の上層部に設けられている複数のトレンチゲート３０と、を備えている。ここで、第１主面１０ａと第２主面１０ｂは、半導体層１０の表面のうち平行な関係で延びている一対の面であり、半導体層１０の厚み方向（この例では、紙面上下方向）に直交する面である。半導体層１０は、ｎ
+
型のドレイン領域１２と、ｎ型のドリフト領域１４と、ｐ型のボディ領域１６と、ｎ
+
型のソース領域１８と、を有している。半導体層１０の材料は、炭化珪素（ＳｉＣ）である。
（【００１１】以降は省略されています）

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