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公開番号2025120498
公報種別公開特許公報(A)
公開日2025-08-15
出願番号2025101985,2024510735
出願日2025-06-18,2022-03-28
発明の名称ドハティ増幅器
出願人三菱電機株式会社
代理人弁理士法人高田・高橋国際特許事務所
主分類H03F 1/02 20060101AFI20250807BHJP(基本電子回路)
要約【課題】製造ばらつきによる飽和出力電力の低下を抑制できるドハティ増幅器を得ることを目的とする。
【解決手段】本開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子とを繋ぐ第1信号経路に設けられた第1メイントランジスタと、前記入力端子と前記出力端子とを繋ぐ第2信号経路に設けられた第1ピークトランジスタと、前記第1信号経路に設けられた第1整合回路と、前記第2信号経路に設けられた第2整合回路と、を備え、前記第1メイントランジスタと前記第1ピークトランジスタは、第1半導体チップに形成され、前記第1整合回路と前記第2整合回路は、第2半導体チップに形成される。
【選択図】図1
特許請求の範囲【請求項１】
入力端子と、
出力端子と、
前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、
前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、
前記第１信号経路に設けられた第１整合回路と、
前記第２信号経路に設けられた第２整合回路と、
を備え、
前記第１メイントランジスタと前記第１ピークトランジスタは、第１半導体チップに形成され、
前記第１整合回路と前記第２整合回路は、第２半導体チップに形成されることを特徴とするドハティ増幅器。
続きを表示（約 590 文字）【請求項２】
前記第１信号経路のうち、前記第１メイントランジスタよりも前記出力端子側に設けられた第２メイントランジスタと、
前記第２信号経路のうち、前記第１ピークトランジスタよりも前記出力端子側に設けられた第２ピークトランジスタと、
を備え、
前記第２メイントランジスタと前記第２ピークトランジスタは、前記第１半導体チップに形成されることを特徴とする請求項１に記載のドハティ増幅器。
【請求項３】
前記第１メイントランジスタと前記第１ピークトランジスタは、前記第２メイントランジスタと前記第２ピークトランジスタの内側に設けられることを特徴とする請求項２に記載のドハティ増幅器。
【請求項４】
前記第１整合回路は、前記第１信号経路のうち、前記第１メイントランジスタと前記第２メイントランジスタの間に設けられ、
前記第２整合回路は、前記第２信号経路のうち、前記第１ピークトランジスタと前記第２ピークトランジスタの間に設けられることを特徴とする請求項２または３に記載のドハティ増幅器。
【請求項５】
前記第１信号経路で半導体チップ間を接続する第１ボンディングワイヤと、前記第２信号経路で前記半導体チップ間を接続する第２ボンディングワイヤは非平行であることを特徴とする請求項１または２に記載のドハティ増幅器。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ドハティ増幅器に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１には、２段のメイントランジスタを１つの半導体チップに集積化し、２段のピークトランジスタを１つの半導体チップに集積化し、これらの半導体チップを樹脂基板上に実装したドハティ増幅器が開示されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０３８１９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
増幅器では、製造ばらつきによる特性変動を十分に小さくすることが、歩留まりを改善するうえで重要である。一般に製造ばらつきは、ロット毎、ウエハ毎または半導体チップ毎に生じる。トランジスタにおいて、製造ばらつきは例えばソース－ドレイン間の寄生容量Ｃｄｓにより生じる。また整合回路では、製造ばらつきは例えばＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量によって生じる。
【０００５】
ドハティ増幅器では、メイントランジスタ経路で増幅された信号とピークトランジスタ経路で増幅された信号が、損失無く電力合成されることが好ましい。つまり、メイントランジスタ経路全体の通過位相をθｍａｉｎ、ピークトランジスタ経路全体の通過位相をθｐｅａｋとした場合、θｍａｉｎとθｐｅａｋが同じであると良い。θｍａｉｎとθｐｅａｋに位相差が生じると、合成損失が発生し、ドハティ増幅器の飽和出力電力が低下する。このため、ドハティ増幅器は一般に、θｍａｉｎとθｐｅａｋの差がゼロになるように設計される。
【０００６】
特許文献１では、半導体製造ばらつきにより、例えばメイントランジスタでＣｄｓとＭＩＭ容量が共に高いほうにばらつき、かつ、ピークトランジスタでＣｄｓとＭＩＭ容量が共に低いほうにばらつくケースが起こり得る。容量が増加すると通過位相は遅れ、容量が減少すると通過位相は進む。結果として、上記のケースでは、θｍａｉｎとθｐｅａｋの差が非常に大きくなり、飽和出力電力が低下するおそれがある。
【０００７】
本開示は、製造ばらつきによる飽和出力電力の低下を抑制できるドハティ増幅器を得ることを目的とする。
【課題を解決するための手段】
【０００８】
本開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、前記第１信号経路に設けられた第１整合回路と、前記第２信号経路に設けられた第２整合回路と、を備え、前記第１メイントランジスタと前記第１ピークトランジスタは、第１半導体チップに形成され、前記第１整合回路と前記第２整合回路は、第２半導体チップに形成される。
【発明の効果】
【０００９】
本開示に係るドハティ増幅器では、第１メイントランジスタと第１ピークトランジスタは、第１半導体チップに形成され、第１整合回路と第２整合回路は、第２半導体チップに形成される。これにより、第１メイントランジスタと第１ピークトランジスタに同様のばらつきを持たせることができる。また、第１整合回路と第２整合回路に同様のばらつきを持たせることができる。従って、第１信号経路と第２信号経路の位相差を抑制できる。
【図面の簡単な説明】
【００１０】
実施の形態１に係るドハティ増幅器の平面図である。
実施の形態１に係るドハティ増幅器の回路図である。
ドハティ増幅器の通過位相を説明する図である。
第１の比較例に係るドハティ増幅器の平面図である。
第２の比較例に係るドハティ増幅器の平面図である。
第２の比較例に係るドハティ増幅器の回路図である。
比較例に係るドハティ増幅器の飽和出力電力の計算結果を示す図である。
実施の形態１に係るドハティ増幅器の飽和出力電力の計算結果を示す図である。
実施の形態１の第１の変形例に係る段間整合回路を示す図である。
実施の形態１の第２の変形例に係る段間整合回路を示す図である。
実施の形態１の第３の変形例に係る段間整合回路を示す図である。
実施の形態１の第４の変形例に係る段間整合回路を示す図である。
実施の形態２に係るドハティ増幅器の平面図である。
実施の形態２の変形例に係るドハティ増幅器の平面図である。
実施の形態３に係るドハティ増幅器の平面図である。
実施の形態４に係るドハティ増幅器の平面図である。
実施の形態４の変形例に係るドハティ増幅器の平面図である。
実施の形態５に係るドハティ増幅器の平面図である。
トランジスタの構造を説明する図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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