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公開番号2025114190
公報種別公開特許公報(A)
公開日2025-08-05
出願番号2024008717
出願日2024-01-24
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H01L 25/07 20060101AFI20250729BHJP(基本的電気素子)
要約【課題】スイッチング特性の最適化および高電力密度化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置(100)は、絶縁基板(10)上に搭載された複数の半導体チップ(1,2,3)と、それらを収容するケース(20)とを備える。ケース(20)は、ゲート端子(21)、ソースセンス端子(22)、ソース端子(23)およびドレイン端子(24)を有する。ゲート端子(21)の高さとソースセンス端子(22)の高さとが互いに異なり、ソース端子(23)の高さは、ゲート端子(21)の高さおよびソースセンス端子(22)の高さよりも低い。
【選択図】図2
特許請求の範囲【請求項１】
絶縁基板と、
前記絶縁基板の上面上に形成されたドレインパターンおよびゲートパターンと、
前記ドレインパターンに接合されたドレイン電極を下面に有し、ソース電極およびゲート電極を上面に有する複数の半導体チップと、
前記複数の半導体チップを収容し、ゲート端子、ソースセンス端子、ソース端子およびドレイン端子を有するケースと、
を備え、
前記ドレイン端子は、第１のワイヤを介して前記ドレインパターンに接続し、
前記ソース端子は、第２のワイヤを介して複数の前記半導体チップの前記ソース電極に接続し、
前記ゲート端子は、第３のワイヤを介して前記ゲートパターンに接続し、
前記ゲートパターンは、第４のワイヤを介して複数の前記半導体チップの前記ゲート電極に接続し、
前記ソースセンス端子は、第５のワイヤを介して複数の前記半導体チップのいずれか１つの前記ソース電極に接続し、
前記ゲート端子の高さと前記ソースセンス端子の高さとが互いに異なり、
前記ソース端子の高さは、前記ゲート端子の高さおよび前記ソースセンス端子の高さよりも低い、
半導体装置。
続きを表示（約 460 文字）【請求項２】
前記ソースセンス端子の高さは、前記ゲート端子の高さよりも高い、
請求項１に記載の半導体装置。
【請求項３】
平面視で、前記第３のワイヤと前記第５のワイヤとが平行である、
請求項１または請求項２に記載の半導体装置。
【請求項４】
複数の前記半導体チップは、ワイドバンドギャップ半導体で形成されている、
請求項３に記載の半導体装置。
【請求項５】
平面視で、前記第５のワイヤは、前記第２のワイヤおよび前記第３のワイヤの両方と交差する、
請求項１または請求項２に記載の半導体装置。
【請求項６】
前記ケースの側面から前記ソースセンス端子ならびに前記ゲート端子までの距離が、３．０ｍｍ以上である、
請求項１または請求項２に記載の半導体装置。
【請求項７】
前記第３のワイヤと前記第５のワイヤとの間隔が、３．０ｍｍ以上である、
請求項１または請求項２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関するものである。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
半導体装置の製造におけるワイヤボンディングの容易化や、半導体装置の小型化を目的として、半導体装置に設けられる複数の端子（バズバー、リード、パッドなど）それぞれの高さに差を設ける技術が提案されている（例えば下記の特許文献１および２）。なお、ここでいう端子の「高さ」は、端子の取り付け位置の高さのことであり、端子の厚さのことではない。
【先行技術文献】
【特許文献】
【０００３】
特開２０１２－８９５４８号公報
特開平６－１８１２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１においては、２つの主端子（ソース端子およびドレイン端子）の高さに差を設けた構成が提案されているが、信号端子（ゲート端子、ソースセンス端子など）については考慮されておらず、スイッチング特性に関して改善の余地がある。
【０００５】
特許文献２においては、信号端子の高さも考慮されており、主端子が上段、信号端子が下段に配置されている。しかし、その配置では、主端子に接続されるメインワイヤが長くなり、メインワイヤによる発熱が大きくなることが懸念される。半導体装置の高電力密度化を実現するためには、メインワイヤを短くすることが必要である。
【０００６】
本開示は以上のような課題を解決するためになされたものであり、スイッチング特性の最適化および高電力密度化を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示に係る半導体装置は、絶縁基板と、前記絶縁基板の上面上に形成されたドレインパターンおよびゲートパターンと、前記ドレインパターンに接合されたドレイン電極を下面に有し、ソース電極およびゲート電極を上面に有する複数の半導体チップと、前記複数の半導体チップを収容し、ゲート端子、ソースセンス端子、ソース端子およびドレイン端子を有するケースと、を備え、前記ドレイン端子は、第１のワイヤを介して前記ドレインパターンに接続し、前記ソース端子は、第２のワイヤを介して複数の前記半導体チップの前記ソース電極に接続し、前記ゲート端子は、第３のワイヤを介して前記ゲートパターンに接続し、前記ゲートパターンは、第４のワイヤを介して複数の前記半導体チップの前記ゲート電極に接続し、前記ソースセンス端子は、第５のワイヤを介して複数の前記半導体チップのいずれか１つの前記ソース電極に接続し、前記ゲート端子の高さと前記ソースセンス端子の高さとが互いに異なり、前記ソース端子の高さは、前記ゲート端子の高さおよび前記ソースセンス端子の高さよりも低い。
【発明の効果】
【０００８】
本開示によれば、半導体装置のスイッチング特性の最適化および高電力密度化を図ることが可能となる。
【図面の簡単な説明】
【０００９】
実施の形態１に係る半導体装置の平面図である。
実施の形態１に係る半導体装置の断面図である。
実施の形態２に係る半導体装置の断面図である。
実施の形態３に係る半導体装置の断面図である。
実施の形態４に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
図１および図２は、実施の形態１に係る半導体装置１００の構成を示す図であり、それぞれ半導体装置１００の平面図および断面図を示している。
（【００１１】以降は省略されています）

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