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公開番号2025112540
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2024006829
出願日2024-01-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20250725BHJP()
要約【課題】信頼性を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第1～第5メモリピラーMP1～MP5と、第1～第5メモリピラーの上にそれぞれ設けられた第3～第7コンタクトプラグCH1～CH5を含む。第1メモリピラーに対して第3コンタクトプラグをシフトさせた第1シフト量と、第3メモリピラーに対して第4コンタクトプラグをシフトさせた第2シフト量と、第3メモリピラーに対して第5コンタクトプラグをシフトさせた第3シフト量と、第4メモリピラーに対して第6コンタクトプラグをシフトさせた第4シフト量と、第5メモリピラーに対して第7コンタクトプラグをシフトさせた第5シフト量とは、それぞれ異なる。
【選択図】図8
特許請求の範囲【請求項１】
ソース線と、
前記ソース線の上に設けられ、１層ずつ交互に積層された複数の第１絶縁層及び複数の第１配線層と、
第１方向に延伸し、前記複数の第１絶縁層及び前記複数の第１配線層を通過し、一端が前記ソース線に達する複数のメモリピラーと、
複数のメモリピラーの上方に設けられ、前記第１方向と交差する第２方向に並んで配置され、各々が前記第１方向及び前記第２方向に交差する第３方向に延伸する複数のビット線と、
前記複数のメモリピラーの上に設けられた複数の第１コンタクトプラグと、
前記複数の第１コンタクトプラグの上に設けられ、前記複数のビット線のいずれか１つに接続される複数の第２コンタクトプラグと、
前記第２方向に並んで配置され、各々が前記第３方向に延伸し、前記複数の第１配線層のうち、少なくとも前記ソース線から最も離れた位置に設けられた第１配線層を前記第２方向に分離する複数の第１部材と
を備え、
前記複数のメモリピラーは、前記複数の第１部材のうち、前記第３方向に隣り合う２つの第１部材の間の第１領域において、前記第２方向における位置を交互に変えながら前記第３方向に並んで配置された第１メモリピラー、第２メモリピラー、第３メモリピラー、第４メモリピラー、及び第５メモリピラーを含み、
前記複数の第１コンタクトプラグは、前記第１メモリピラーの上に設けられた第３コンタクトプラグ、前記第２メモリピラーの上に設けられた第４コンタクトプラグ、前記第３メモリピラーの上に設けられた第５コンタクトプラグ、前記第４メモリピラーの上に設けられた第６コンタクトプラグ、前記第５メモリピラーの上に設けられた第７コンタクトプラグを含み、
前記第１メモリピラーに対して前記第３コンタクトプラグを前記第２方向にシフトさせた第１シフト量と、前記第２メモリピラーに対して前記第４コンタクトプラグを前記第２方向にシフトさせた第２シフト量と、前記第３メモリピラーに対して前記第５コンタクトプラグを前記第２方向にシフトさせた第３シフト量と、前記第４メモリピラーに対して前記第６コンタクトプラグを前記第２方向にシフトさせた第４シフト量と、前記第５メモリピラーに対して前記第７コンタクトプラグを前記第２方向にシフトさせた第５シフト量とは、それぞれ異なる、
半導体記憶装置。
続きを表示（約 2,800 文字）【請求項２】
前記第１シフト量と前記第２シフト量との差分と、前記第２シフト量と前記第３シフト量との差分と、前記第３シフト量と前記第４シフト量との差分と、前記第４シフト量と前記第５シフト量との差分とは同じである、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第５シフト量の絶対値は、前記第４シフト量の絶対値よりも大きい、
請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のビット線は、前記第２方向に順に並んで配置された第１ビット線、第２ビット線、第３ビット線、第４ビット線、及び第５ビット線を含み、
前記第１メモリピラーは、前記第１ビット線に電気的に接続され、
前記第２メモリピラーは、前記第４ビット線に電気的に接続され、
前記第３メモリピラーは、前記第２ビット線に電気的に接続され、
前記第４メモリピラーは、前記第５ビット線に電気的に接続され、
前記第５メモリピラーは、前記第３ビット線に電気的に接続される、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１メモリピラーは、前記第１方向に延伸する半導体膜を含み、
前記第１シフト量は、前記半導体膜の前記第３コンタクトプラグに接する第１面の前記第２方向における長さと、前記第３コンタクトプラグの前記半導体膜に接する第２面の前記第２方向における長さとを加算して、２で割った値未満である、
請求項１に記載の半導体記憶装置。
【請求項６】
前記複数の第２コンタクトプラグは、前記第３コンタクトプラグの上に設けられた第８コンタクトプラグを含み、
前記第３コンタクトプラグに対して前記第８コンタクトプラグを前記第２方向にシフトさせた第６シフト量は、前記第３コンタクトプラグの前記第８コンタクトプラグに接する第３面の前記第２方向における長さと、前記第８コンタクトプラグの前記第３コンタクトプラグに接する第４面の前記第２方向における長さとを加算して、２で割った値未満である、
請求項１に記載の半導体記憶装置。
【請求項７】
前記複数のメモリピラーは、前記複数の第１部材により分離され、前記第１領域と隣り合う第２領域において、前記第２方向における位置を交互に変えながら前記第３方向に並んで配置された第６メモリピラー、第７メモリピラー、第８メモリピラー、第９メモリピラー、及び第１０メモリピラーを更に含み、
前記複数の第１コンタクトプラグは、前記第６メモリピラーの上に設けられた第９コンタクトプラグ、前記第７メモリピラーの上に設けられた第１０コンタクトプラグ、前記第８メモリピラーの上に設けられた第１１コンタクトプラグ、前記第９メモリピラーの上に設けられた第１２コンタクトプラグ、前記第１０メモリピラーの上に設けられた第１３コンタクトプラグを更に含み、
前記第６メモリピラーに対して前記第９コンタクトプラグを前記第２方向にシフトさせた第７シフト量と、前記第７メモリピラーに対して前記第１０コンタクトプラグを前記第２方向にシフトさせた第８シフト量と、前記第８メモリピラーに対して前記第１１コンタクトプラグを前記第２方向にシフトさせた第９シフト量と、前記第９メモリピラーに対して前記第１２コンタクトプラグを前記第２方向にシフトさせた第１０シフト量と、前記第１０メモリピラーに対して前記第１３コンタクトプラグを前記第２方向にシフトさせた第１１シフト量とは、それぞれ異なる、
請求項１に記載の半導体記憶装置。
【請求項８】
前記第１シフト量と前記第２シフト量との差分と、前記第２シフト量と前記第３シフト量との差分と、前記第３シフト量と前記第４シフト量との差分と、前記第４シフト量と前記第５シフト量との差分と、前記第５シフト量と前記第７シフト量との差分と、前記第７シフト量と前記第８シフト量との差分と、前記第８シフト量と前記第９シフト量との差分と、前記第９シフト量と前記第１０シフト量との差分と、前記第１０シフト量と前記第１１シフト量との差分と、は同じである、
請求項７に記載の半導体記憶装置。
【請求項９】
前記複数のビット線は、前記第２方向に並んで配置された第１ビット線、第２ビット線、第３ビット線、第４ビット線、及び第５ビット線を含み、
前記第１メモリピラー及び前記第９メモリピラーは、前記第１ビット線に電気的に接続され、
前記第２メモリピラー及び前記第８メモリピラーは、前記第４ビット線に電気的に接続され、
前記第３メモリピラー及び前記第７メモリピラーは、前記第２ビット線に電気的に接続され、
前記第４メモリピラー及び前記第６メモリピラーは、前記第５ビット線に電気的に接続され、
前記第５メモリピラー及び前記第１０メモリピラーは、前記第３ビット線に電気的に接続される、
請求項７に記載の半導体記憶装置。
【請求項１０】
前記複数のメモリピラーは、前記複数の第１部材により分離され、前記第２領域と隣り合う第３領域において、前記第２方向における位置を交互に変えながら前記第３方向に並んで配置された第１１メモリピラー、第１２メモリピラー、第１３メモリピラー、第１４メモリピラー、及び第１５メモリピラーを更に含み、
前記複数の第１コンタクトプラグは、前記第１１メモリピラーの上に設けられた第１４コンタクトプラグ、前記第１２メモリピラーの上に設けられた第１５コンタクトプラグ、前記第１３メモリピラーの上に設けられた第１６コンタクトプラグ、前記第１４メモリピラーの上に設けられた第１７コンタクトプラグ、前記第１５メモリピラーの上に設けられた第１８コンタクトプラグを更に含み、
前記第１１メモリピラーに対して前記第１４コンタクトプラグを前記第２方向にシフトさせた第１２シフト量は、前記第１シフト量と同じであり、
前記第１２メモリピラーに対して前記第１５コンタクトプラグを前記第２方向にシフトさせた第１３シフト量は、前記第２シフト量と同じであり、
前記第１３メモリピラーに対して前記第１６コンタクトプラグを前記第２方向にシフトさせた第１４シフト量は、前記第３シフト量と同じであり、
前記第１４メモリピラーに対して前記第１７コンタクトプラグを前記第２方向にシフトさせた第１５シフト量は、前記第４シフト量と同じであり、
前記第１５メモリピラーに対して前記第１８コンタクトプラグを前記第２方向にシフトさせた第１６シフト量は、前記第５シフト量と同じである、
請求項７に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１６／００７１８７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、ソース線と、ソース線の上に設けられ、１層ずつ交互に積層された複数の第１絶縁層及び複数の第１配線層と、第１方向に延伸し、複数の第１絶縁層及び複数の第１配線層を通過し、一端がソース線に達する複数のメモリピラーと、複数のメモリピラーの上方に設けられ、第１方向と交差する第２方向に並んで配置され、各々が第１方向及び第２方向に交差する第３方向に延伸する複数のビット線と、複数のメモリピラーの上に設けられた複数の第１コンタクトプラグと、複数の第１コンタクトプラグの上に設けられ、複数のビット線のいずれか１つに接続される複数の第２コンタクトプラグと、第２方向に並んで配置され、各々が第３方向に延伸し、複数の第１配線層のうち、少なくともソース線から最も離れた位置に設けられた第１配線層を第２方向に分離する複数の第１部材とを含む。複数のメモリピラーは、複数の第１部材のうち、第３方向に隣り合う２つの第１部材の間の第１領域において、第２方向における位置を交互に変えながら第３方向に並んで配置された第１メモリピラー、第２メモリピラー、第３メモリピラー、第４メモリピラー、及び第５メモリピラーを含む。複数の第１コンタクトプラグは、第１メモリピラーの上に設けられた第３コンタクトプラグ、第２メモリピラーの上に設けられた第４コンタクトプラグ、第３メモリピラーの上に設けられた第５コンタクトプラグ、第４メモリピラーの上に設けられた第６コンタクトプラグ、第５メモリピラーの上に設けられた第７コンタクトプラグを含む。第１メモリピラーに対して第３コンタクトプラグを第２方向にシフトさせた第１シフト量と、第２メモリピラーに対して第４コンタクトプラグを第２方向にシフトさせた第２シフト量と、第３メモリピラーに対して第５コンタクトプラグを第２方向にシフトさせた第３シフト量と、第４メモリピラーに対して第６コンタクトプラグを第２方向にシフトさせた第４シフト量と、第５メモリピラーに対して第７コンタクトプラグを第２方向にシフトさせた第５シフト量とは、それぞれ異なる。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置の一例を示すブロック図。
実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係る半導体記憶装置に含まれるメモリセルアレイの一例を示す平面図。
図３の領域Ｖ１を拡大した平面図。
図４に示すＶ２－Ｖ２線に沿ったメモリ領域の断面図。
図５のＶ４－Ｖ４線に沿った断面図。
ＣＨシフト有無におけるメモリピラー、コンタクトプラグＣＨ及びＶＹ、並びにビット線の位置関係の一例を示す図。
図４の領域Ｖ３を拡大した平面図。
実施形態に係る半導体記憶装置に含まれる１つのブロックＢＬＫにおけるＣＨシフト量の－例を示すテーブル
実施形態に係る半導体記憶装置に含まれるメモリピラーの上部、コンタクトプラグＣＨ、及びコンタクトプラグＶＹの一例を示す断面図。
実施形態に係る半導体記憶装置に含まれるメモリピラーの上端の平面図。
実施形態に係る半導体記憶装置に含まれるコンタクトプラグＣＨの上端の平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
（【００１１】以降は省略されています）

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