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公開番号2025145254
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045340
出願日2024-03-21
発明の名称半導体装置および半導体装置の製造方法
出願人ローム株式会社
代理人個人,個人
主分類H10D 30/60 20250101AFI20250926BHJP()
要約【課題】半導体装置のオン抵抗を低減する。
【解決手段】半導体装置は、第1主面10および第2主面11を有する半導体チップ8と、半導体チップ8の第1主面10側に形成された第1導電型の第1半導体領域46Aと、第1半導体領域46Aに対して第2主面11側に形成された第2導電型の第2半導体領域46Bと、第1主面10から第1半導体領域46Aを貫通するトレンチ48を含むトレンチ構造17と、第2半導体領域46Bに対して第2主面11側に形成され、第2半導体領域46Bを挟んでトレンチ構造17の第2主面11側に位置する第1導電型の第3半導体領域46Cと、を含む。
【選択図】図14
特許請求の範囲【請求項１】
第１主面およびその反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面側に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に対して前記第２主面側に形成された第２導電型の第２半導体領域と、
前記第１主面から前記第１半導体領域を貫通し、断面視において前記第１半導体領域を一方側の第１領域および他方側の第２領域に区画するトレンチ、前記トレンチの内壁を被覆する制御絶縁膜、および前記制御絶縁膜を挟んで前記トレンチに埋設され、前記第１領域と前記第２領域とを前記第１主面に沿う横方向に導通させる前記第２半導体領域におけるチャネルを制御する制御電極を含むトレンチ構造と、
前記第２半導体領域に対して前記第２主面側に形成され、前記第２半導体領域を挟んで前記トレンチ構造の前記第２主面側に位置する第１導電型の第３半導体領域と、
を含む半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記トレンチの先端の直下における前記第２半導体領域の厚さは、０．０１μｍ以上１０μｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記第１半導体領域は、
前記第１領域において第１電極に電気的に接続された第１コンタクト領域と、
前記第２領域において第２電極に電気的に接続された第２コンタクト領域と、を含み、
前記第１コンタクト領域の直下における前記第２半導体領域の厚さ、および前記第２コンタクト領域の直下における前記第２半導体領域の厚さの少なくとも一方は、０．０１μｍ以上１０μｍ以下である、請求項１に記載の半導体装置。
【請求項４】
前記第１半導体領域は、
前記第１領域において第１電極に電気的に接続された第１コンタクト領域と、
前記第２領域において第２電極に電気的に接続された第２コンタクト領域と、を含み、
前記第１コンタクト領域の直下における前記第２半導体領域の厚さ、および前記第２コンタクト領域の直下における前記第２半導体領域の厚さの少なくとも一方は、前記トレンチの先端の直下における前記第２半導体領域の厚さよりも薄い、請求項１に記載の半導体装置。
【請求項５】
前記トレンチの先端の直下における前記第３半導体領域の厚さは、０．００１μｍ以上である、請求項１に記載の半導体装置。
【請求項６】
前記第３半導体領域における第１導電型の不純物濃度は、前記第１半導体領域における第１導電型の不純物濃度よりも低い、請求項１に記載の半導体装置。
【請求項７】
前記第２半導体領域は、前記第１半導体領域と前記第３半導体領域とを電気的に分離している、請求項１に記載の半導体装置。
【請求項８】
一対の前記トレンチ構造の間に挟まれたドリフト領域を含み、
前記第１領域は、前記ドリフト領域に対して一方の前記トレンチ構造を挟んで対向する第１ソースドレイン領域を含み、
前記第２領域は、前記ドリフト領域に対して他方の前記トレンチ構造を挟んで対向する第２ソースドレイン領域を含み、
前記第１ソースドレイン領域に電気的に接続された第１ソースドレイン電極と、
前記第２ソースドレイン領域に電気的に接続された第２ソースドレイン電極とをさらに
含む、請求項１に記載の半導体装置。
【請求項９】
前記トレンチ構造を挟んで、前記ドリフト領域、前記第１ソースドレイン領域、および前記第２ソースドレイン領域が並ぶ方向を第１方向としたとき、
前記ドリフト領域の第１方向長さは、前記第１ソースドレイン領域の第１方向長さおよび前記第２ソースドレイン領域の第１方向長さよりも短い、請求項８に記載の半導体装置。
【請求項１０】
第１主面およびその反対側の第２主面を有し、前記第１主面側の表層部分に第１導電型の第１導電型領域を含む半導体チップに対して、前記第１主面側から前記第１導電型領域にトレンチを形成すること、
前記トレンチを介して第１導電型領域に第２導電型の不純物を導入することにより、前記第１導電型領域を、前記第１主面側に位置する第１導電型の第１半導体領域と、前記第２主面側に位置する第１導電型の第３半導体領域とに分離する第２導電型の第２半導体領域を形成すること、
前記トレンチの内壁を被覆する制御絶縁膜を形成すること、
前記制御絶縁膜を挟んで前記トレンチに埋設された制御電極を形成すること、
とを含む、半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
特許文献１は、第１主面を有する半導体チップと、第１主面の表層部に形成されたｎ型のドリフト層と、ドリフト層に接するように第１主面に形成されたトレンチゲート構造と、トレンチゲート構造の側壁を被覆するようにドリフト層に形成されたｐ型のチャネル領域と、チャネル領域を挟んで互いに対向するように、ドリフト層においてトレンチゲート構造の側壁に沿う領域に間隔を空けて形成された第１ソースドレイン領域および第２ソースドレイン領域とを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２１／０６５７４０号
【０００４】
［概要］
オン抵抗を低減できる半導体装置が求められている。
【図面の簡単な説明】
【０００５】
図１は、本開示の第１実施形態に係る半導体装置の回路図である。
図２は、本開示の第１実施形態に係る半導体装置の模式的な斜視図である。
図３は、図２の半導体装置の平面図である。
図４は、図２の半導体装置の内部構造を示す平面図である。
図５は、図２の半導体装置の内部構造を示す平面図である。
図６は、図２の半導体装置の内部構造を示す平面図である。
図７は、図２の半導体装置の内部構造を示す平面図である。
図８は、図４の二点鎖線ＶＩＩＩで囲まれた部分の拡大図である。
図９は、図８のＩＸ－ＩＸ線に沿う断面図である。
図１０は、図８のＸ－Ｘ線に沿う断面図である。
図１１は、図８のＸＩ－ＸＩ線に沿う断面図である。
図１２は、図８のＸＩＩ－ＸＩＩ線に沿う断面図である。
図１３Ａは、本開示の第１実施形態に係る半導体装置の製造工程の一部を示す図である。
図１３Ｂは、図１３Ａの次の工程を示す図である。
図１３Ｃは、図１３Ｂの次の工程を示す図である。
図１３Ｄは、図１３Ｃの次の工程を示す図である。
図１３Ｅは、図１３Ｄの次の工程を示す図である。
図１３Ｆは、図１３Ｅの次の工程を示す図である。
図１３Ｇは、図１３Ｆの次の工程を示す図である。
図１３Ｈは、図１３Ｇの次の工程を示す図である。
図１３Ｉは、図１３Ｈの次の工程を示す図である。
図１３Ｊは、図１３Ｉの次の工程を示す図である。
図１４は、本開示の第１実施形態に係る半導体装置の電流経路を示す断面図である。
図１５は、本開示の第１実施形態に係る半導体装置の電流経路を示す平面図である。
図１６は、本開示の第１実施形態に係る半導体装置の第１変形例を示す断面図である。
図１７は、本開示の第１実施形態に係る半導体装置の第２変形例を示す断面図である。
図１８は、本開示の第１実施形態に係る半導体装置の第３変形例を示す断面図である。
図１９は、本開示の第２実施形態に係る半導体装置の内部構造を示す模式的な平面図である。
図２０は、図１９の二点鎖線ＸＸで囲まれた部分の拡大図である。
図２１は、図１９の二点鎖線ＸＸで囲まれた部分の拡大図である。
図２２は、図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。
図２３は、図２０のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。
図２４は、図２０のＸＸＩＶ－ＸＸＩＶ線に沿う断面図である。
図２５は、本開示の第２実施形態に係る半導体装置の電流経路を示す断面図である。
図２６は、本開示の第２実施形態に係る半導体装置の電流経路を示す平面図である。
図２７は、本開示の第２実施形態に係る半導体装置の変形例を示す平面図である。
【０００６】
［詳細な説明］
［第１実施形態］
（半導体装置１Ａの構造）
図１は、本開示の第１実施形態に係る半導体装置１Ａの回路図である。
【０００７】
半導体装置１Ａは、コモンソースドレイン型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２を含む。ＭＩＳＦＥＴ２は、ベースＢ、ゲートＧ、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２を含む。第１ソースドレインＳＤ１および第２ソースドレインＳＤ２は、ソースおよびドレインを兼ねている。たとえば、半導体装置１Ａの接続形態に応じて、第１ソースドレインＳＤ１がソースであり、第２ソースドレインＳＤ２がドレインであってもよい。また、第１ソースドレインＳＤ１がドレインであり、第２ソースドレインＳＤ２がソースであってもよい。
【０００８】
ベースＢには、基準電圧（たとえばグランド電圧）が印加される。ゲートＧには、ベースＢを基準としたゲート電圧ＶＧが印加される。ゲートＧは、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２の間を流れる電流Ｉの導通および遮断を制御する。第１ソースドレインＳＤ１には、第１ソースドレイン電圧ＶＳＤ１（第１電圧）が印加される。第２ソースドレインＳＤ２には、第１ソースドレイン電圧ＶＳＤ１とは異なる第２ソースドレイン電圧ＶＳＤ２（第２電圧）が印加される。
【０００９】
半導体装置１Ａは、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２に接続されたダイオード対３をさらに含む。ダイオード対３は、ＭＩＳＦＥＴ２のオフ状態において第１ソースドレインＳＤ１および第２ソースドレインＳＤ２の間を流れる電流Ｉを規制（遮断）する。
【００１０】
ダイオード対３は、具体的には、逆バイアス接続された第１ボディダイオードＤ１および第２ボディダイオードＤ２を含む。第１ボディダイオードＤ１および第２ボディダイオードＤ２は、アノードおよびカソードをそれぞれ含む。
（【００１１】以降は省略されています）

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