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公開番号2025140277
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024039576
出願日2024-03-14
発明の名称受信回路、半導体装置、および表示装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H04L 7/00 20060101AFI20250919BHJP(電気通信技術)
要約【課題】シリアル通信によるデータ転送速度の高速化を可能とする受信回路を提供する。
【解決手段】受信回路(10Y)は、シリアルデータが入力されるように構成される第1受信部(RX)と、入力クロックが入力されるように構成される第2受信部(RX_CLK)と、前記第1受信部から出力されるデータ信号(DT)を前記第2受信部から出力されるクロック信号(CLK)に基づいてシリアル/パラレル変換するように構成されるシリアル/パラレル変換部(1)と、前記第1受信部と前記シリアル/パラレル変換部のデータ入力端との間に配置される第1伝送回路(3)と、前記第2受信部と前記シリアル/パラレル変換部のクロック入力端との間に配置され、前記第1伝送回路に含まれる回路と同じ回路構成の第2伝送回路(40)と、を備える。
【選択図】図7
特許請求の範囲【請求項１】
シリアルデータが入力されるように構成される第１受信部と、
入力クロックが入力されるように構成される第２受信部と、
前記第１受信部から出力されるデータ信号を前記第２受信部から出力されるクロック信号に基づいてシリアル／パラレル変換するように構成されるシリアル／パラレル変換部と、
前記第１受信部と前記シリアル／パラレル変換部のデータ入力端との間に配置される第１伝送回路と、
前記第２受信部と前記シリアル／パラレル変換部のクロック入力端との間に配置され、前記第１伝送回路に含まれる回路と同じ回路構成の第２伝送回路と、
を備える、受信回路。
続きを表示（約 840 文字）【請求項２】
前記クロック信号が入力され、遅延クロック信号を出力するように構成されるＤＬＬをさらに備え、前記第２伝送回路は、前記ＤＬＬと前記クロック入力端との間に配置される、請求項１に記載の受信回路。
【請求項３】
前記第１伝送回路は、遅延時間を調整するように構成されるＳＫＥＷ調整部を有し、
前記第２伝送回路は、前記ＳＫＥＷ調整部に含まれる回路と同じ回路構成の回路を有する、請求項１に記載の受信回路。
【請求項４】
前記ＳＫＥＷ調整部は、選択可能な前記遅延時間が異なる回路を有する、請求項３に記載の受信回路。
【請求項５】
前記遅延時間が異なる回路は、段数が異なるインバータ段である、請求項４に記載の受信回路。
【請求項６】
前記第１伝送回路は、
前記ＳＫＥＷ調整部の前段側に設けられ、テストおよび前記遅延時間が異なる回路への入力の選択を行うように構成されるテスト兼ＳＫＥＷセレクト回路と、
前記ＳＫＥＷ調整部の後段側に設けられ、前記遅延時間が異なる回路からの出力を選択するように構成されるセレクタと、
を有する、請求項４に記載の受信回路。
【請求項７】
前記第２伝送回路は、前記遅延時間が異なる回路のうち基準となる回路を前記第１伝送回路の入力から出力までに経由する回路と同じ回路構成のみを有する、請求項４に記載の受信回路。
【請求項８】
前記第１受信部および前記第２受信部は、それぞれ差動増幅信号としての前記シリアルデータまたは前記入力クロックを受信するように構成される、請求項１に記載の受信回路。
【請求項９】
前記差動増幅信号は、ＬＶＤＳである、請求項８に記載の受信回路。
【請求項１０】
請求項１から請求項９のいずれか１項に記載の受信回路を備える半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、受信回路に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、差動信号を用いたシリアルデータを受信可能な受信回路が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１４４３９２号公報
【０００４】
［概要］
シリアルインタフェースは、データ転送速度の高速化が要望される。
【０００５】
上記状況に鑑み、本開示は、シリアル通信によるデータ転送速度の高速化を可能とする受信回路を提供することを目的とする。
【０００６】
本開示の一態様に係る受信回路は、
シリアルデータが入力されるように構成される第１受信部と、
入力クロックが入力されるように構成される第２受信部と、
前記第１受信部から出力されるデータ信号を前記第２受信部から出力されるクロック信号に基づいてシリアル／パラレル変換するように構成されるシリアル／パラレル変換部と、
前記第１受信部と前記シリアル／パラレル変換部のデータ入力端との間に配置される第１伝送回路と、
前記第２受信部と前記シリアル／パラレル変換部のクロック入力端との間に配置され、前記第１伝送回路に含まれる回路と同じ回路構成の第２伝送回路と、
を備える構成としている。
【図面の簡単な説明】
【０００７】
図１は、ＬＶＤＳによる信号伝送システムを示す図である。
図２は、受信回路の構成例を示す図である。
図３は、比較例に係る受信回路の構成を示す図である。
図４は、図３における各伝送路の信号の波形例を示す図である。
図５は、比較例に係る構成における遅延差のばらつきの一例を示すグラフである。
図６は、必要となる遅延差のばらつきを説明するための図である。
図７は、本開示の実施形態に係る受信回路の構成を示す図である。
図８は、本開示の実施形態に係る構成における遅延差のばらつきの一例を示すグラフである。
図９は、データ用の伝送回路の構成例を示す図である。
図１０は、クロック用の伝送回路の構成例を示す図である。
図１１は、表示装置の全体構成例を示すブロック図である。
図１２は、パネル駆動装置の構成例を示す図である。
図１３は、車載ディスプレイの一例を示す外観図である。
【０００８】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【０００９】
＜ＬＶＤＳ（Low Voltage Differential Signaling）＞
ここでは、ＬＶＤＳについて説明する。ＬＶＤＳは、小振幅差動信号により伝送する高速シリアル通信技術である。小振幅差動信号により信号を伝送するため、ＥＭＩ（Electromagnetic Interference）およびＥＭＳ（Electromagnetic Susceptibility）に対して強い。ＬＶＤＳは、例えば、画像転送に用いられる。
【００１０】
図１は、ＬＶＤＳによる信号伝送システムを示す図である。送信部ＴＸ（トランスミッタ）から出力される小振幅差動信号は、伝送路ＴＰ（ツイストペアケーブルなど）を介して受信部ＲＸ（レシーバ）に送られ、受信部ＲＸで増幅される。
（【００１１】以降は省略されています）

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