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公開番号2025096575
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2025066769,2023117717
出願日2025-04-15,2020-04-24
発明の名称ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250619BHJP()
要約【課題】三次元(3D)メモリデバイスを形成するための構造および方法の実施形態が提供される。
【解決手段】一例において、3Dメモリデバイスがコア領域および階段領域を含む。階段領域は、横方向に延在する少なくとも導体/誘電体対をそれぞれ有する複数の階段を含む。階段領域は、横方向および垂直方向に沿って延在するドレイン選択ゲート(DSG)カット構造と、垂直方向に沿ってDSG構造内に延在する複数の支持構造と、を含む。支持構造の少なくとも1つの、横方向に沿った寸法が、横方向に垂直な第2の横方向に沿った寸法より大きい。
【選択図】図1C
特許請求の範囲【請求項１】
コア領域と、
横方向に延在する少なくとも導体／誘電体対をそれぞれ含む複数の階段を含む階段領域であって、
前記横方向および垂直方向に沿って延在するドレイン選択ゲート（ＤＳＧ）カット構造と、
前記垂直方向に沿って前記ＤＳＧ構造内に延在する複数の支持構造であって、前記支持構造の少なくとも１つの、前記横方向に沿った寸法が、前記横方向に垂直な第２の横方向に沿った寸法より大きい、複数の支持構造と、
を含む、階段領域と、
を含む、三次元（３Ｄ）メモリデバイス。
続きを表示（約 770 文字）【請求項２】
前記第２の横方向に沿って、前記支持構造の前記少なくとも１つの前記寸法は前記ＤＳＧ構造の寸法より大きい、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
横平面に沿って、前記支持構造の前記少なくとも１つは、楕円形または長方形の１つを有する、請求項２に記載の３Ｄメモリデバイス。
【請求項４】
前記複数の支持構造はそれぞれ楕円形を含み、前記横方向に沿って均等に配置されている、請求項３に記載の３Ｄメモリデバイス。
【請求項５】
前記ＤＳＧ構造の寸法が、前記垂直方向に沿った導体／誘電体対の少なくとも４つの対に等しい、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項６】
前記垂直方向に沿って、前記複数の支持構造の寸法が前記ＤＳＧ構造の前記寸法以上である、請求項５に記載の３Ｄメモリデバイス。
【請求項７】
前記複数の支持構造は前記階段領域の底部まで延在する、請求項６に記載の３Ｄメモリデバイス。
【請求項８】
前記ＤＳＧ構造は、前記複数の階段の表面から前記階段領域の底部まで延在する、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項９】
前記ＤＳＧカット構造および前記複数の支持構造は、酸化シリコンまたは酸窒化シリコンの少なくとも１つを含む、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１０】
前記ＤＳＧ構造の外側に第２の支持構造をさらに含み、前記第２の支持構造の、前記横方向に沿った寸法が、前記第２の横方向に沿った寸法より大きい、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびドレイン選択ゲート（ＤＳＧ）カット構造を備えた３Ｄメモリデバイスを形成するための方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくと、平面プロセスおよび製造技術は困難でコストがかかるようになる。結果として、平面メモリセルについてのメモリ密度は上限に近づく。
【０００３】
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイおよびメモリアレイとの間で信号を制御するための周辺デバイスを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
３ＤメモリデバイスおよびＤＳＧカット構造を備えた３Ｄメモリデバイスを形成するための方法の実施形態が提供される。
【課題を解決するための手段】
【０００５】
一例において、３Ｄメモリデバイスが、コア領域と、横方向に延在する少なくとも導体／誘電体対をそれぞれ有する複数の階段を有する階段領域と、を含む。階段領域は、横方向および垂直方向に沿って延在するＤＳＧカット構造と、垂直方向に沿ってＤＳＧ構造内に延在する複数の支持構造と、を含む。支持構造の少なくとも１つの、横方向に沿った寸法が、横方向に垂直な第２の横方向に沿った寸法より大きい。
【０００６】
他の一例において、３Ｄメモリデバイスを形成するための方法が次の動作を含む。まず、基板上に複数の第１／第２の誘電体層対を有する誘電体スタックが形成される。ＤＳＧカット開口が誘電体スタックのコア領域に形成される。複数の階段を有する階段構造が、誘電体スタックの階段領域において横方向に沿って延在して形成される。ＤＳＧカット開口とは異なるプロセスにおいて、第２のＤＳＧカット開口が階段領域に形成されて横方向に沿って延在する。ＤＳＧカット構造がＤＳＧカット開口に形成され、第２のＤＳＧカット構造が第２のＤＳＧカット開口に形成される。
【０００７】
さらなる一例において、３Ｄメモリデバイスを形成するための方法が次の動作を含む。まず、複数の第１／第２の誘電体層対を有する誘電体スタックが基板上に形成される。チャネル構造が誘電体スタックのコア領域に形成される。階段構造が、誘電体スタックの階段領域において横方向に沿って延在する複数の階段を有して形成される。同じプロセスにおいて、ＤＳＧカット開口が誘電体スタックのコア領域に形成され、第２のＤＳＧカット開口が誘電体スタックの階段領域に形成される。ＤＳＧカット構造がＤＳＧカット開口に形成され、第２のＤＳＧカット構造が第２のＤＳＧカット開口に形成される。
【０００８】
本明細書に組み込まれて明細書の一部を形成する添付の図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
【図面の簡単な説明】
【０００９】
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、図１Ａおよび図１Ｂに示す例示的な３Ｄメモリデバイスの上面図を示す。
本開示のいくつかの実施形態による、他の例示的な３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、図２Ａに示す例示的な３Ｄメモリデバイスの上面図を示す。
本開示のいくつかの実施形態による、例示的な製造プロセスによって形成された３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、他の例示的な製造プロセスのさまざまな段階での他の３Ｄメモリデバイスの断面図を示す。
本開示のいくつかの実施形態による、図３および図４Ａ～図４Ｄに示す例示的な製造動作のフローチャートを示す。
本開示のいくつかの実施形態による、図３および図５Ａ～図５Ｄに示す例示的な製造動作のフローチャートを示す。
本開示のいくつかの実施形態による、図３および図６Ａ～図６Ｄに示す例示的な製造動作のフローチャートを示す。
【発明を実施するための形態】
【００１０】
添付の図面を参照して本開示の実施形態を説明する。
（【００１１】以降は省略されています）

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