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公開番号2025111861
公報種別公開特許公報(A)
公開日2025-07-31
出願番号2024005743
出願日2024-01-18
発明の名称半導体装置
出願人ミネベアパワーデバイス株式会社
代理人ポレール弁理士法人
主分類H10D 30/66 20250101AFI20250724BHJP()
要約【課題】RC-IGBTのダイオード領域において、セルサイズが小さく、低電圧印加時の導通状態での電圧が低く、大電流導通後のリカバリー時間が短く、高耐圧な半導体装置を提供する。
【解決手段】半導体装置1は、同一チップ内にIGBT領域2とダイオード領域3とを有し、ダイオード30は、第3のトレンチ13に挟まれた第2導電型の第1の半導体層31および第1の半導体層31よりも不純物濃度が低い第2導電型の第2の半導体層32と、第1導電型の第3の半導体層33と、第1の半導体層31および第2の半導体層32を貫通し第3の半導体層33に達する第4のトレンチ14と、第4のトレンチ14の内部に設けられた第1の電極51とを有し、第4のトレンチ14の側面は、第1の半導体層31と第2の半導体層32とに接しており、少なくとも第4のトレンチ14の底面において、第1の電極51は、第3の半導体層33とショットキー接合している。
【選択図】図1
特許請求の範囲【請求項１】
同一チップ内にＩＧＢＴ領域とダイオード領域とを有する半導体装置であって、
前記ＩＧＢＴ領域のＩＧＢＴは、内部にゲート電極が設けられた複数の第１のトレンチと、前記第１のトレンチに挟まれた第１導電型のエミッタ層と、前記第１のトレンチに挟まれ前記エミッタ層よりも下層に設けられた第２導電型のボディ層と、前記エミッタ層を貫通し前記ボディ層の途中まで設けられた第２のトレンチと、前記第２のトレンチを介して前記エミッタ層および前記ボディ層に電気的に接続されたエミッタ電極とを有し、
前記ダイオード領域のダイオードは、内部にエミッタ電位が印加されるトレンチ内電極を有する複数の第３のトレンチと、前記第３のトレンチに挟まれた第２導電型の第１の半導体層と、前記第３のトレンチに挟まれ前記第１の半導体層よりも下層に設けられ前記第１の半導体層よりも不純物濃度が低い第２導電型の第２の半導体層と、前記第２の半導体層よりも下層に設けられた第１導電型の第３の半導体層と、前記第１の半導体層および前記第２の半導体層を貫通し前記第３の半導体層に達する第４のトレンチと、前記エミッタ電極に電気的に接続され前記第１の半導体層よりも上層と前記第４のトレンチの内部とに設けられた第１の電極とを有し、
前記第４のトレンチの側面は、前記第１の半導体層と前記第２の半導体層とに接しており、
少なくとも前記第４のトレンチの底面において、前記第１の電極は、前記第３の半導体層とショットキー接合していることを特徴とする半導体装置。
続きを表示（約 1,100 文字）【請求項２】
請求項１において、
前記第４のトレンチの側面の一部において、前記第１の電極は、前記第３の半導体層とショットキー接合していることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記ダイオードの前記第２の半導体層の不純物濃度は、前記ＩＧＢＴの前記ボディ層の不純物濃度と実質的に同じであることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記第４のトレンチの深さは、前記第２のトレンチの深さよりも深く、前記第３のトレンチの深さよりも浅いことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記ＩＧＢＴは、前記ボディ層よりも下層に設けられた第１導電型のドリフト層と、前記ドリフト層よりも下層に設けられた第２導電型のコレクタ層と、前記コレクタ層に電気的に接続されたコレクタ電極とを有し、
前記ダイオードは、前記第３の半導体層よりも下層に設けられ前記第３の半導体層よりも不純物濃度が高い第１導電型の第４の半導体層と、前記第４の半導体層と前記コレクタ電極とに電気的に接続された第２の電極とを有し、
前記ダイオードの前記第３の半導体層の不純物濃度は、前記ＩＧＢＴの前記ドリフト層の不純物濃度と実質的に同じであることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記ＩＧＢＴは、前記ボディ層よりも下層に設けられた第１導電型のドリフト層と、前記ドリフト層よりも下層に設けられた第２導電型のコレクタ層と、前記コレクタ層に電気的に接続されたコレクタ電極と、前記ドリフト層と前記ボディ層との間に設けられ前記ドリフト層よりも不純物濃度が高い第１導電型のバリア層とを有し、
前記ダイオードは、前記第３の半導体層よりも下層に設けられ前記第３の半導体層よりも不純物濃度が低い第１導電型の第４の半導体層と、前記第４の半導体層よりも下層に設けられ前記第４の半導体層よりも不純物濃度が高い第１導電型の第５の半導体層と、前記第５の半導体層と前記コレクタ電極とに電気的に接続された第２の電極とを有し、
前記ダイオードの前記第３の半導体層の不純物濃度は、前記ＩＧＢＴの前記バリア層の不純物濃度と実質的に同じであり、
前記ダイオードの前記第４の半導体層の不純物濃度は、前記ＩＧＢＴの前記ドリフト層の不純物濃度と実質的に同じであることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、前記第１の電極はアノード電極であることを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
同一チップ内にＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードとを内蔵するＲＣ－ＩＧＢＴ（ＲＣ：Reverse-Conducting、逆導通ＩＧＢＴ）は、ＩＧＢＴとダイオードのターミネーション領域を共通化できるため、チップサイズ低減ができるメリットがある。また、ＩＧＢＴとダイオードが動作するタイミングがそれぞれ異なるため、ＩＧＢＴ領域とダイオード領域とのうち一方で発生した損失による熱が他方に分散され、チップ全体で放熱できるため、熱抵抗が低減できるメリットもある。
【０００３】
一方、ＲＣ－ＩＧＢＴは、ＩＧＢＴとダイオードとを同一チップ内に作り込むため、ＩＧＢＴとダイオードの同時最適化が難しいという課題がある。
【０００４】
ダイオード、もしくはＲＣ－ＩＧＢＴに内蔵されたダイオードのリカバリー時間を短くする技術としては、例えば特許文献１がある。特許文献１の図１～図３、段落０００９～００３８には、ｐ＋形半導体領域（３１）とｎ－形半導体領域（２１）とｎ＋形半導体領域（２２）とによりｐｉｎダイオードが形成されているとともに、アノード電極である第２電極（１１）に接続された接続領域（１６）が、ｐ＋形半導体領域（３１）を貫通してｎ－形半導体領域（２１）に達し、接続領域（１６）とｎ－形半導体領域（２１）によってＳＢＤ（ショットキーバリアダイオード）が形成され、低電流導通状態ではｐｉｎダイオードよりもＳＢＤが優先的に動作することで、ｐｉｎダイオードに比べて低電圧印加時の電流を増加させ、導通状態での電圧を低減させるとともに、大電流導通状態ではＳＢＤよりもｐｉｎダイオードが優先的に動作し、ｐ＋形半導体領域（３１）のＹ軸方向における幅、もしくはｐ＋形半導体領域（３１）と第２電極（１１）との接触面積を小さくすることでアノード側からの正孔注入量を抑制し、リカバリー時間を短くする技術が記載されている。そして、特許文献１の図１２には、ＲＣ－ＩＧＢＴに内蔵されたダイオード領域（７Ｄ）に、上記した技術を適用したものが記載されている。
【０００５】
また、ＲＣ－ＩＧＢＴに内蔵されたダイオードにＳＢＤを形成した他の技術としては、例えば特許文献２がある。特許文献２の図１には、ＲＣ－ＩＧＢＴのダイオード部に設けられたＳｉエッチ領域（７）（第２のトレンチ）の側壁において、ｎドリフト層（ｎ－層）（３）との間でショットキーバリアダイオード（１０）を形成し、Ｓｉエッチ領域（７）の下部において、ｐ＋層（１６）およびｐ層（１７）が形成され、ｎドリフト層（ｎ－層）（３）との間でｐｎダイオードを形成する技術が記載されている。
【０００６】
また、ＲＣ－ＩＧＢＴに内蔵されたダイオードにＳＢＤを形成したさらに他の技術としては、例えば特許文献３がある。特許文献３の図３５、段落１３２には、ＲＣ－ＩＧＢＴのダイオード領域（１０８）において、金属製のピラー電極（１４２ａ）が、エミッタ／アノード電極（１４８）と導通しており、ｐアノード領域（１２４）を貫通しており、ｎバリア領域（１２２）とショットキー界面（１５２ａ）を介してショットキー接合している技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
特開２０１７－５５０７９号公報
特開２０２３－１４４４６０号公報
特開２０１３－４８２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の図１２に記載の技術では、接続領域（１６）の周囲にｐ＋形半導体領域（３１）よりも低濃度のｐ形半導体領域がないため、耐圧保持時（逆バイアスが印加されダイオードがオフの時）に、接続領域（１６）の角部で電界が集中し、耐圧低下やリーク電流の増加が懸念される。
【０００９】
なお、特許文献１の図１１には、ＲＣ－ＩＧＢＴに内蔵されたダイオード領域（７Ｄ）に、ｐ＋形半導体領域（３１）およびＩＧＢＴ領域（７ＲＩ）のＩＧＢＴのｐ形ベース領域（３２）の不純物濃度よりも低いｐ形半導体領域（３０）を設け、接続領域（１６）の底面と側面とを覆っている技術が記載されている。ここで、特許文献１の図８および段落００６４には、ｎ－形半導体領域（２１）とｐ＋形半導体領域（３１）との間に、低濃度のｐ形半導体領域（３０）が設けられたことにより、半導体装置（４）においては、オフ状態でｐ形半導体領域（３０）とｎ－形半導体領域（２１）との接合部からも空乏層が延び、これにより、オフ状態での耐圧がさらに上昇すること、および、ｐ形半導体領域（３０）は、低濃度領域であるため、低電流導通状態での電流の立ち上がりに影響を与えないことから、半導体装置（４）においては、オン電圧が低減することが記載されている。
【００１０】
しかしながら、特許文献１の図８、図１１の構成では、ＳＢＤが形成されていないので、特許文献１には、ｐ形半導体領域（３０）は、低濃度領域であるため、低電流導通状態での電流の立ち上がりに影響を与えないと記載されてはいるものの、実際にはｐｎ接合となるので、ショットキー接合に比べれば、立ち上がりのビルトイン電圧が多少なりとも発生してしまい、低電流導通状態での電流の立ち上がりに多少なりとも影響が出てしまうという問題がある。なお、ｐ形半導体領域（３０）を低濃度にするほどビルトイン電圧は目立たなくなるが、ビルトイン電圧が目立たないようにｐ形半導体領域（３０）を低濃度にしすぎると、耐圧が出なくなるというトレードオフの問題がある。
（【００１１】以降は省略されています）

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