特許ウォッチ

公開番号2025125745
公報種別公開特許公報(A)
公開日2025-08-28
出願番号2024021871
出願日2024-02-16
発明の名称レベル電圧生成回路及び表示ドライバ
出願人ローム株式会社
代理人弁理士法人レクスト国際特許事務所
主分類G09G 3/20 20060101AFI20250821BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】回路面積を抑えて、高精度な複数のレベル電圧を生成することが可能なレベル電圧生成回路及び表示ドライバを提供することを目的とする。
【解決手段】本発明に係るレベル電圧生成回路は、m個の参照電圧を夫々個別に増幅することでm個のガンマ電圧を生成し、夫々を抵抗ストリングのm個のタップに出力するm個のガンマアンプ回路のうちの少なくとも1のガンマアンプ回路として、自身が受けた参照電圧を増幅することで自身に含まれる中間ノードに出力電圧を生成すると共に、出力電圧に生じているオフセットを除去するオフセットキャンセルアンプを採用する。このオフセットキャンセルアンプは、自身の中間ノードと抵抗ストリングのm個のタップのうちの1のタップとの接続を遮断した状態で出力電圧に生じているオフセット電圧を検知する第1工程、及び中間ノードを出力ノードを介して上記1のタップに接続した状態で、オフセット電圧の分を補正した出力電圧をガンマ電圧として上記1のタップに出力する第2工程を順に行う。
【選択図】図4
特許請求の範囲【請求項１】
複数のタップの各々を介して互いに直列に接続されている複数の抵抗を含み、前記複数のタップのうちのｎ（ｎは２以上の整数）個のタップから異なる電圧レベルを有するｎ個のレベル電圧を出力する抵抗ストリングと、
所望のガンマ特性に沿ったｍ（ｍは２以上の整数）個の参照電圧を生成する参照電圧生成部と、
前記ｍ個の参照電圧を夫々個別に受け、夫々が受けた前記参照電圧を個別に増幅することでｍ個のガンマ電圧を生成し、前記ｍ個のガンマ電圧を、夫々に含まれる出力ノードを介して前記複数のタップのうちのｍ（ｍは２以上の整数）個のタップに出力する第１～第ｍのガンマアンプ回路と、を含み、
前記第１～第ｍのガンマアンプ回路のうちの少なくとも１のガンマアンプ回路は、自身が受けた前記参照電圧を増幅することで自身に含まれる中間ノードに出力電圧を生成すると共に、前記出力電圧に生じているオフセット電圧を除去するオフセットキャンセルアンプであり、
前記オフセットキャンセルアンプは、
自身の前記中間ノードに生成した前記出力電圧に生じている前記オフセット電圧を検知する第１工程、及び前記オフセット電圧を補正した前記ガンマ電圧を前記１のタップへ出力する第２工程を順に行うことを特徴とするレベル電圧生成回路。
続きを表示（約 5,200 文字）【請求項２】
前記オフセットキャンセルアンプは、
前記参照電圧を受ける第１入力端と帰還電圧を受ける第２入力端とを有し、前記参照電圧と前記帰還電圧との差分に対応した一対の電流を送出する差動対を含み、前記一対の電流同士の差分に対応した電圧を有する駆動信号を出力する差動段と、
前記駆動信号に基づく電流を前記中間ノードに流すことで前記中間ノードに前記出力電圧を生成させる第１の出力段と、
前記中間ノードと前記差動対の第２入力端との間に接続された第１の帰還スイッチ素子と、
前記中間ノードと前記１のタップとの間に接続されている第１の出力スイッチ素子と、
前記１のタップと前記差動対の前記第２入力端との間に接続された第２の帰還スイッチ素子と、を有し、
前記第１工程では、前記第１の出力スイッチ素子をオフ、前記第１の帰還スイッチ素子をオン、前記第２の帰還スイッチ素子をオフとし、前記出力電圧を前記第１の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させ、
前記第２工程では、前記第１の出力スイッチ素子をオン、前記第１の帰還スイッチ素子をオフ、前記第２の帰還スイッチ素子をオンとし、前記出力電圧を前記第１の出力スイッチ素子を介して前記ガンマ電圧として前記１のタップに出力すると共に、前記１のタップに出力された前記ガンマ電圧を前記第２の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させることを特徴とする請求項１に記載のレベル電圧生成回路。
【請求項３】
前記差動段から出力された前記駆動信号をレベルシフタを介して受け、前記レベルシフタによってレベルシフト処理の施された前記駆動信号に基づく電流を前記第１のタップに送出する第２の出力段を更に備えたことを特徴とする請求項２に記載のレベル電圧生成回路。
【請求項４】
前記オフセットキャンセルアンプを制御する制御回路を含み、
前記オフセットキャンセルアンプは、
前記第１の出力スイッチ素子及び前記第２の帰還スイッチ素子を含む第１の出力スイッチ部と共に、前記１のタップとは異なる他のタップと前記中間ノードとの間に接続された第２の出力スイッチ素子、及び前記差動段の前記第２入力端と前記他のタップとの間に接続された第３の帰還スイッチ素子を含む第２の出力スイッチ部を含み、
前記制御回路は、前記ガンマ電圧を前記１のタップに出力させる場合には前記第１の出力スイッチ部を活性化させると共に前記第２の出力スイッチ部を非活性化させる一方、前記ガンマ電圧を前記他のタップに出力させる場合には前記第１の出力スイッチ部を非活性化させると共に前記第２の出力スイッチ部を活性化させ、
活性時の前記第２の出力スイッチ部に含まれる前記第２の出力スイッチ素子及び前記第３の帰還スイッチ素子を、活性時の前記第１の出力スイッチ部に含まれる前記第１の出力スイッチ素子及び前記第２の帰還スイッチ素子による前記第１工程及び前記第２工程各々でのオンオフ制御と同様にオンオフ制御することを特徴とする請求項３に記載のレベル電圧生成回路。
【請求項５】
前記オフセットキャンセルアンプは、
前記参照電圧を受ける第１入力端と帰還電圧を受ける第２入力端とを有し前記参照電圧と前記帰還電圧との差分に対応した一対の電流を送出する差動対を含み、前記一対の電流同士の差分に対応した電圧を有する駆動信号を出力する差動段と、
前記駆動信号に基づく電流を前記中間ノードに流すことで前記中間ノードに前記出力電圧を生成させる第１の出力段と、
前記駆動信号に基づく電流を前記第１のタップに送出する第２の出力段と、
前記差動対の前記第２入力端と前記中間ノードとの間に接続された第１の帰還スイッチ素子と、
前記差動対の前記第２入力端と前記１のタップとの間に接続された第２の帰還スイッチ素子と、を含み、
前記第１工程では、前記第１の帰還スイッチ素子をオン、前記第２の帰還スイッチ素子をオフにすると共に、前記第２の出力段を非活性化させることで、前記中間ノードに生じている前記出力電圧を前記第１の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させ、
前記第２工程では、前記第１の帰還スイッチ素子をオフ、前記第２の帰還スイッチ素子をオンにすると共に前記第２の出力段を活性化させることで、前記第２の出力段により生成された出力電圧を前記ガンマ電圧として前記１のタップに出力させると共に、前記１のタップに出力された前記ガンマ電圧を前記第２の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させることを特徴とする請求項１に記載のレベル電圧生成回路。
【請求項６】
前記オフセットキャンセルアンプは、前記中間ノードと前記１のタップとの間に接続された第１の出力スイッチ素子を更に含み、
前記第１工程では前記第１の出力スイッチ素子をオフとし、前記第２工程では前記第１の出力スイッチ素子をオンとすることを特徴とする請求項５に記載のレベル電圧生成回路。
【請求項７】
前記オフセットキャンセルアンプを制御する制御回路を含み、
前記オフセットキャンセルアンプは、
前記第２の帰還スイッチ素子と、前記駆動信号に基づく電流を前記１のタップに送出する第２の出力段とを含む第１の出力スイッチ部、及び、前記１のタップとは異なる他のタップと前記差動段の前記第２入力端との間に接続された第３の帰還スイッチ素子と、前記駆動信号に基づく電流を前記他のタップに送出する第３の出力段とを含む第２の出力スイッチ部を含み、
前記制御回路は、
前記ガンマ電圧を前記１のタップに出力させる場合には、前記第１工程では前記第２の出力手段及び前記第３の出力段を共に非活性化させ、前記第２工程では前記第２の出力手段を活性化させると共に前記第３の出力段を非活性化させ、
前記ガンマ電圧を前記他のタップに出力させる場合には、前記第１工程では前記第２の出力手段及び前記第３の出力段を共に非活性化させ、前記第２工程では前記第３の出力手段を活性化させると共に前記第２の出力段を非活性化させることを特徴とする請求項５に記載のレベル電圧生成回路。
【請求項８】
前記オフセットキャンセルアンプを制御する制御回路を含み、
前記オフセットキャンセルアンプは、
前記参照電圧を受ける第１入力端と帰還電圧を受ける第２入力端とを有し、前記参照電圧と前記帰還電圧との差分に対応した一対の電流を送出する差動対を含み、前記一対の電流同士の差分に対応した電圧を有する駆動信号を出力する差動段と、
前記駆動信号に基づく電流を前記中間ノードに流すことで前記中間ノードに前記出力電圧を生成させる第１の出力段と、
前記中間ノードと前記差動対の前記第２入力端との間に接続された第１の帰還スイッチ素子と、
前記駆動信号に基づく電流を前記１のタップに送出する第２の出力段、及び前記１のタップと前記差動対の前記第２入力端との間に接続された第２の帰還スイッチ素子を含む第１の出力スイッチ部と、
前記駆動信号に基づく電流を前記１のタップとは異なる他のタップに送出する第３の出力段、及び前記他のタップと前記差動対の前記第２入力端との間に接続された第３の帰還スイッチ素子を含む第２の出力スイッチ部と、を有し、
前記制御回路は、
前記ガンマ電圧を前記１のタップに出力させる場合には、前記第１工程では前記第１の帰還スイッチ素子をオンとすることで前記第１の出力段により生成された前記出力電圧を前記第１の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させると共に、前記第１の出力スイッチ部及び前記第２の出力スイッチ部を非活性化させ、前記第２工程では前記第１の帰還スイッチ素子をオフ、前記第１の出力スイッチ部を活性化し且つ前記第２の出力スイッチ部を非活性化することで、前記第２の出力段により生成された出力電圧を前記ガンマ電圧として前記１のタップに出力すると共に、前記第２の帰還スイッチ素子をオンとすることで前記１のタップに出力された前記ガンマ電圧を前記第２の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させる一方、
前記ガンマ電圧を前記他のタップに出力させる場合には、前記第１工程では前記第１の帰還スイッチ素子をオンとすることで前記第１の出力段により生成された前記出力電圧を前記第１の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させると共に、前記第１の出力スイッチ部及び前記第２の出力スイッチ部を非活性化させ、前記第２工程では前記第１の帰還スイッチ素子をオフ、前記第２の出力スイッチ部を活性化し且つ前記第１の出力スイッチ部を非活性化することで、前記第３の出力段により生成された出力電圧を前記ガンマ電圧として前記他のタップに出力すると共に、前記第３の帰還スイッチ素子をオンとすることで前記他のタップに出力された前記ガンマ電圧を前記第３の帰還スイッチ素子を介して前記帰還電圧として前記差動対の前記第２入力端に帰還供給させることを特徴とする請求項１に記載のレベル電圧生成回路。
【請求項９】
前記オフセットキャンセルアンプを制御する制御回路を含み、
前記オフセットキャンセルアンプは、
前記参照電圧を受ける第１入力端と帰還電圧を受ける第２入力端とを有し前記参照電圧と前記帰還電圧との差分に対応した一対の電流を送出する差動対を含み、前記一対の電流同士の差分に対応した電圧を有する駆動信号を出力する差動段と、
前記駆動信号に基づく電流を前記中間ノードに流すことで前記中間ノードに前記出力電圧を生成させる第１の出力段と、を含み、
前記差動段が、
第１のテイル電流源により駆動される第１の差動対と、
第２のテイル電流源により駆動される第２の差動対と、
第１の電源電圧を受けて第１のノードに流れる入力電流を折り返した電流を第２のノードに流す第１導電型の電流ミラー回路と、
第２の電源電圧を受けて第３のノードに流れる入力電流を折り返した電流を第４のノードに流す第２導電型の電流ミラー回路と、
第１及び第３のノードの電流を結合する第１の浮遊電流源と、
第２及び第４のノードの電流を結合する第２の浮遊電流源と、を有し、
前記第１の出力段が、
第３の電源電圧と前記中間ノードとの間に接続された第１導電型の第１の出力トランジスタと、
第４の電源電圧と前記中間ノードとの間に接続された第２導電型の第２の出力トランジスタとを有し、
前記第１の差動対の出力対は、前記第１のノード及び前記第２のノードよりなる第１の接続点対と、前記第３のノード及び前記第４のノードよりなる第２の接続点対と、のうちのいずれか一方と接続され、
前記第２の差動対の出力対は、前記第１の接続点対と前記第２の接続点対とのうちのいずれか一方と接続され、
前記第１の出力トランジスタ及び前記第２の出力トランジスタの夫々のゲートは前記第２のノード及び前記第４のノードを介して流れる電流経路上の前記第２の浮遊電流源を挟むノードに夫々接続され、
前記第２の差動対の入力対には、第１及び第２の容量素子各々の第１入力端が接続され、前記第１及び第２の容量素子各々の第２入力端には、前記第２のテイル電流源の一端と共に所定の電源電圧が印加されており、
前記制御回路は、
前記第１工程では、前記第１の差動対の入力対に前記参照電圧を夫々入力すると共に、前記第２の差動対の入力対の一方に基準電圧、他方に前記中間ノードの電圧を入力し、
前記第２工程では、前記第２の差動対の入力対への入力を遮断しつつ前記第１の差動対の入力対の一方に前記参照電圧、他方に前記１のタップの電圧を入力することを特徴とする請求項１に記載のレベル電圧生成回路。
【請求項１０】
前記基準電圧が前記参照電圧と同一電圧とされることを特徴とする請求項９に記載のレベル電圧生成回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、電圧レベルが異なる複数の電圧を生成する電圧生成回路、及び表示ドライバに関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
液晶型又は有機ＥＬ型の表示装置には、２次元画面の水平方向に伸張する複数のゲート線と２次元画面の垂直方向に伸張する複数のソース線とが配置されている表示パネルと、当該ゲート線を駆動するゲートドライバと、ソース線を駆動するソースドライバと、が含まれている。
【０００３】
ソースドライバには、映像信号に基づく各画素の輝度レベルを表す画素データ片を受け、当該画素データ片の各々を、この画素データ片にて示される輝度レベルに対応した電圧値を有する階調電圧に変換するデコーダが含まれている。デコーダは、階調電圧生成部で生成された複数の階調電圧のうちから、画素データ片にて示される輝度レベルに対応した１つを選択し、この選択した階調電圧を表示パネルのソース線に供給する。
【０００４】
尚、上記した階調電圧生成部として、複数の抵抗が直接に接続されてなる第１及び第２の抵抗ストリング、セレクタ、及びガンマアンプ群を含むものが提案されている（例えば特許文献１の図３参照）。特許文献１の図３に記載されているセレクタは、第１の抵抗ストリング１０７で生成された複数の電圧のうちから、所望とするガンマ特性に沿った電圧値を有する６個の電圧（Ｖ２～Ｖ７）を選択し、夫々をガンマアンプの各々（Ａ１～Ａ６）に個別に供給する。ここで、各ガンマアンプによって増幅された電圧群は第２の抵抗ストリング１５３における所望とするタップの各々に印加され、この際、当該第２の抵抗ストリングの各タップに生じた電圧が上記した複数の階調電圧として出力される。
【先行技術文献】
【特許文献】
【０００５】
特開２００９－８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年の表示パネルの大画面化及び高精細化に伴い、ソースドライバは複数のＩＣチップに分割して構築されており、夫々が表示パネルの２次元画面の水平方向に沿って並置して設置されている。
【０００７】
ここで、各ＩＣチップ内で生成された各階調電圧における所望電圧値に対する誤差量がＩＣチップ毎に異なっており且つその誤差量の差が大きい場合には、画像の表示ムラとして視覚されるおそれがある。
【０００８】
よって、階調電圧生成部では、所望とする電圧値に対する誤差量が少ない高精度な階調電圧を生成することが望まれている。
【０００９】
尚、階調電圧の高精度化を図るために、上記したガンマアンプを構成するトランジスタのサイズを大型化することが考えられるが、その分だけ複数のガンマアンプを構築するために必要となるＩＣチップ内の面積が増えるという問題が生じる。
【００１０】
そこで、本発明は、回路面積を抑えて、高精度な複数のレベル電圧を生成することが可能なレベル電圧生成回路及び表示ドライバを提供することを目的とする。
【課題を解決するための手段】
（【００１１】以降は省略されています）

関連特許