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公開番号2025140267
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024039556
出願日2024-03-14
発明の名称積層セラミックコンデンサ及び回路基板
出願人太陽誘電株式会社
代理人弁理士法人片山特許事務所
主分類H01G 4/30 20060101AFI20250919BHJP(基本的電気素子)
要約【課題】容量の低下を抑制する薄型積層セラミックコンデンサを提供する。
【解決手段】積層セラミックコンデンサ100は、セラミック層21と複数の内部電極22a、bが交互に積層された積層体20、積層体の表面を覆う保護部30及び積層体の積層方向にセラミック層を貫通して配置され、内部電極と電気的に接続すると共に少なくとも一端が保護部の表面に達する複数のビア導体23a、bを有する直方体状の素体10並びにその表面を形成する各面のうち、回路基板実装時に回路基板に対向する面である実装面11に少なくとも配置され、ビア導体に電気的に接続された複数の端子電極40a、40bを備え、素体は、容量形成部12、複数の内部電極の同極性のもの同士が積層方向に重なる領域及び該領域に隣接して配置されたビア導体で形成される内部電極部分対向部13を備え、内部電極部分対向部の積層方向の厚さが、容量形成部の積層方向の最大厚さより小さい。
【選択図】図2
特許請求の範囲【請求項１】
セラミックで形成されたセラミック層と金属を主成分とする内部電極とが交互に積層された積層体、
前記積層体の表面を覆う保護部、及び
前記積層体の積層方向に前記セラミック層を貫通して配置され、前記内部電極に電気的に接続されると共に、少なくとも一端が前記保護部の表面にまで達する複数のビア導体
を有する直方体状の素体、並びに
前記素体の表面を形成する各面のうち、回路基板実装時に該回路基板に対向する面である実装面に少なくとも配置され、前記ビア導体に電気的に接続された複数の端子電極
を備え、
前記素体は、
前記内部電極のうち、異なる極性のもの同士が積層方向に重なる領域である容量形成部、並びに
前記内部電極のうち、同じ極性のもの同士が積層方向に重なる領域、及び該領域に隣接して配置された前記ビア導体で形成される内部電極部分対向部
を備え、
前記内部電極部分対向部の積層方向の厚さＴ
ｐ
が、前記容量形成部の積層方向の最大厚さＴ
１
よりも小さい
積層セラミックコンデンサ。
続きを表示（約 530 文字）【請求項２】
前記内部電極部分対向部は、前記Ｔ
ｐ
の値が、前記ビア導体の形成位置から前記容量形成部に近づくにつれて増大する、請求項１に記載の積層セラミックコンデンサ。
【請求項３】
前記Ｔ
ｐ
の最小値をＴ
２
としたとき、Ｔ
１
－Ｔ
２
の値が、０．２μｍ以上４０μｍ以下である、請求項１に記載の積層セラミックコンデンサ。
【請求項４】
前記Ｔ
ｐ
の最小値をＴ
２
としたとき、前記Ｔ
１
と前記Ｔ
２
との差の、前記Ｔ
１
に対する百分率である｛（Ｔ
１
－Ｔ
２
）／Ｔ
１
｝×１００の値が、０．２％以上４０％以下である、請求項１に記載の積層セラミックコンデンサ。
【請求項５】
積層方向の寸法が１００μｍ以下である、請求項１に記載の積層セラミックコンデンサ。
【請求項６】
請求項１から５のいずれか１項に記載の積層セラミックコンデンサが搭載された回路基板。

発明の詳細な説明【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ及び回路基板に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
携帯電話を代表とする高周波通信システムでは、多種多様なセラミック電子部品が使用されている。こうしたセラミック電子部品には、小型化・薄型化が求められており、積層セラミックコンデンサにおいても、小型化・薄型化が検討されている。
【０００３】
特許文献１には、薄型で破損しにくい積層セラミックコンデンサとして、内部電極層同士、及び内部電極層と端子電極とを電気的に接続するヴィアホール電極を、内部に空隙が形成されたものとした積層セラミックコンデンサが開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－７２２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されるような、ヴィアホール電極（ビア導体）を備える積層セラミックコンデンサでは、金属を主成分とするビア導体と、これに接するセラミック層との間に、大きな熱膨張係数の差異が存在する。このため、製造過程における焼成時や、使用中に大きな温度変化が生じた場合等に、ビア導体とセラミック層との膨張量又は収縮量の差異により、両者の間にクラックが生じることがある。このクラックが伸長し、セラミック層に接する内部電極と、これに接続されたビア導体との界面にまで達すると、内部電極の接続不良を引き起こし、静電容量の低下につながることが問題であった。
【０００６】
本発明は、上記問題を解決するためになされたものであり、静電容量の低下が抑制された薄型の積層セラミックコンデンサ、及び該積層セラミックコンデンサが搭載された回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、前述の問題を解決するために種々の検討を行なったところ、内部電極同士がビア導体を介して電気的に接続された積層セラミックコンデンサにおいて、素体の厚みを、ビア導体の近傍において他の部分よりも薄くすることで、上記目的が達成できることを見出し、本発明を完成するに至った。
【０００８】
すなわち、前記課題を解決するための本発明の第１の側面は、セラミックで形成されたセラミック層と金属を主成分とする内部電極とが交互に積層された積層体、前記積層体の表面を覆う保護部、及び前記積層体の積層方向に前記セラミック層を貫通して配置され、前記内部電極に電気的に接続されると共に、少なくとも一端が前記保護部の表面にまで達する複数のビア導体を有する直方体状の素体、並びに前記素体の表面を形成する各面のうち、回路基板実装時に該回路基板に対向する面である実装面に少なくとも配置され、前記ビア導体に電気的に接続された複数の端子電極を備え、前記素体は、前記内部電極のうち、異なる極性のものが積層方向に重なる領域である容量形成部、並びに前記内部電極のうち、同じ極性のものが積層方向に重なる領域、及び該領域に隣接して配置された前記ビア導体で形成される内部電極部分対向部を備え、前記内部電極部分対向部の積層方向の厚さＴ
ｐ
が、前記容量形成部の積層方向の最大厚さＴ
１
よりも小さい積層セラミックコンデンサである。
【０００９】
また、前記課題を解決するための本発明の第２の側面は、前記第１の側面に係る積層セラミックコンデンサが搭載された回路基板である。
【発明の効果】
【００１０】
本発明によれば、静電容量の低下が抑制された薄型の積層セラミックコンデンサ、及び該積層セラミックコンデンサが搭載された回路基板を提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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