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公開番号2025140878
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024040493
出願日2024-03-14
発明の名称半導体回路の容量算出方法及び半導体回路の容量算出プログラム
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H10D 89/00 20250101AFI20250919BHJP()
要約【課題】LSIの電源―GND間の容量をモデル化し、CMOS回路を含むLSIに電源電圧が印加された状態におけるLSIの容量値を算出する方法を提供する。
【解決手段】半導体回路の容量算出方法は、第1電源の電圧が印加される抵抗体と、抵抗体に直列に接続されCMOS(Complementary Metal Oxide Semiconductor)回路とを含むCR(Capacitor Resistance)充電回路を、抵抗体とCMOS回路との間に印加される第2電源の電圧が第1電源の電圧に等しくなるまで充電することで、CR充電回路の充電時の充電曲線を算出し、充電曲線に基づき、CMOS回路を単一の容量性素子とみなした場合における、第1電源の電圧の印加時の、第1電源とCMOS回路のグランドとの間の容量を算出する、ことをコンピュータが実行する。
【選択図】図3
特許請求の範囲【請求項１】
第１電源の電圧が印加される抵抗体と、前記抵抗体に直列に接続されＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路とを含むＣＲ（ＣａｐａｃｉｔｏｒＲｅｓｉｓｔａｎｃｅ）充電回路を、前記抵抗体と前記ＣＭＯＳ回路との間に印加される第２電源の電圧が前記第１電源の電圧に等しくなるまで充電することで、前記ＣＲ充電回路の充電時の充電曲線を算出し、
前記充電曲線に基づき、前記ＣＭＯＳ回路を単一の容量性素子とみなした場合における、前記第１電源の電圧の印加時の、前記第１電源と前記ＣＭＯＳ回路のグランドとの間の容量を算出する、
ことをコンピュータが実行する半導体回路の容量算出方法。
続きを表示（約 1,000 文字）【請求項２】
前記充電曲線において、充電開始から一定時間後に、前記ＣＭＯＳ回路に貫通電流が流れる期間が現れる場合、当該期間を除き、当該貫通電流が流れ終えた後に再び前記第１電源の電圧が上昇し始めた時から、前記容量を算出する、請求項１に記載の半導体回路の容量算出方法。
【請求項３】
上記貫通電流が流れ終えた後の充電時間と前記抵抗体の抵抗値とに基づき、前記容量を算出する、請求項２に記載の半導体回路の容量算出方法。
【請求項４】
前記ＣＭＯＳ回路を含むＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）ロジック部の基本素子である２入力ＮＡＮＤゲートを１単位として、前記２入力ＮＡＮＤゲートの前記容量を算出し、
前記２入力ＮＡＮＤゲートの前記容量にゲート規模をかけた値を、前記ＬＳＩロジック部の容量として扱う、請求項１に記載の半導体回路の容量算出方法。
【請求項５】
前記２入力ＮＡＮＤゲートの第１入力及び第２入力における４つの入力パターンのそれぞれにおける前記容量を算出し、算出した４つの入力パターンの前記容量を足し合わせた合計値を４で割った値を、１つのＮＡＮＤゲートの容量として扱う、請求項４に記載の半導体回路の容量算出方法。
【請求項６】
第１電源の電圧が印加される抵抗体と、前記抵抗体に直列に接続されＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路とを含むＣＲ（ＣａｐａｃｉｔｏｒＲｅｓｉｓｔａｎｃｅ）充電回路を、前記抵抗体と前記ＣＭＯＳ回路との間に印加される第２電源の電圧が前記第１電源の電圧に等しくなるまで充電することで、前記ＣＲ充電回路の充電時の充電曲線を算出し、
前記充電曲線に基づき、前記ＣＭＯＳ回路を単一の容量性素子とみなした場合における、前記第１電源の電圧の印加時の、前記第１電源と前記ＣＭＯＳ回路のグランドとの間の容量を算出する、
ことをコンピュータに実行させる半導体回路の容量算出プログラム。
【請求項７】
算出した前記容量が目標の容量に対して不足する場合、チップレイアウトにＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）容量を自動配置する、請求項６に記載の半導体回路の容量算出プログラム。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体回路の容量算出方法及び半導体回路の容量算出プログラムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体集積回路は、電源－ＧＮＤ間に容量、インダクタを設置し、ノイズ成分をバイパス、ブロックする対策がなされる。特許文献１には、半導体集積回路の電源ノイズを所定の許容範囲内に抑制するのに必要なデカップリング容量を効率的に配置する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特許５１６１０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ただし半導体集積回路、特にＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路などは、電源電圧の印加の有無により、電源－ＧＮＤ間の容量の値が大きく変わり得る。従来技術は、電源電圧印加時における電源－ＧＮＤ間の容量の変化が考慮されていないため、ノイズ成分を適切にバイパスすることができない場合がある。このように従来技術は、電源電圧印加時、つまり可動時の半導体回路の電源－ＧＮＤ間の容量を適切に算出する上で改善の余地がある。
【０００５】
本開示は、上記の事情を踏まえ、半導体回路の電源とＧＮＤ間の容量を適切に算出する発明を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本開示にかかる半導体回路の容量算出方法は、第１電源の電圧が印加される抵抗体と、前記抵抗体に直列に接続されＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路とを含むＣＲ（ＣａｐａｃｉｔｏｒＲｅｓｉｓｔａｎｃｅ）充電回路を、前記抵抗体と前記ＣＭＯＳ回路との間に印加される第２電源の電圧が前記第１電源の電圧に等しくなるまで充電することで、前記ＣＲ充電回路の充電時の充電曲線を算出し、前記充電曲線に基づき、前記ＣＭＯＳ回路を単一の容量性素子とみなした場合における、前記第１電源の電圧の印加時の、前記第１電源と前記ＣＭＯＳ回路のグランドとの間の容量を算出する、ことをコンピュータが実行する。
【０００７】
上記課題を解決するため、本開示にかかる半導体回路の容量算出プログラムは、第１電源の電圧が印加される抵抗体と、前記抵抗体に直列に接続されＣＭＯＳ回路とを含むＣＲ充電回路を、前記抵抗体と前記ＣＭＯＳ回路との間に印加される第２電源の電圧が前記第１電源の電圧に等しくなるまで充電することで、前記ＣＲ充電回路の充電時の充電曲線を算出し、前記充電曲線に基づき、前記ＣＭＯＳ回路を単一の容量性素子とみなした場合における、前記第１電源の電圧の印加時の、前記第１電源と前記ＣＭＯＳ回路のグランドとの間の容量を算出する、ことをコンピュータに実行させる。
【図面の簡単な説明】
【０００８】
図１Ａは本開示の実施形態について説明する上での前提について説明するための図である。
図１Ｂは本開示の実施形態について説明する上での前提について説明するための図である。
図２は本開示の実施形態について説明する上での前提について説明するための図である。
図３は本開示の実施形態に係る半導体回路の容量算出方法を適用するシミュレーション回路１００の構成例を示す図である。
図４Ａは本開示の実施形態に係る半導体回路２００の容量算出方法を説明するための図である。
図４Ｂは本開示の実施形態に係る半導体回路２００の容量算出方法を説明するための図である。
図４Ｃは本開示の実施形態に係る半導体回路２００の容量算出方法を説明するための図である。
図５は本開示の実施形態に係る半導体回路２００の容量算出方法を説明するための図である。
図６は本開示の容量算出方法（シミュレーション）により得られたＣＲ充電回路２０２の充電特性について説明するための図である。
図７は本開示の容量算出方法（シミュレーション）により得られたＣＲ充電回路２０２の充電特性について説明するための図である。
図８は本開示の変形例に係る半導体回路２００Ａの容量算出方法を適用する回路の構成例を示す図である。
図９は本開示の変形例に係る半導体回路２００Ａの容量算出方法を説明するための図である。
図１０は情報処理装置１０のハードウェア構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一又は類似の符号を付して、その説明を適宜省略する。
【００１０】
（実施形態）
本開示は、電子機器に搭載される半導体集積回路（ＬＳＩ：ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）、特にＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）のＬＳＩの電源－ＧＮＤ間の容量をモデル化し、ＣＭＯＳ回路を含むＬＳＩに電源電圧が印加された状態におけるＬＳＩの容量値を算出する方法に関する。図１Ａ、図１Ｂ、及び図２を参照して本開示の実施形態について説明する上での前提について説明する。
（【００１１】以降は省略されています）

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