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公開番号2025143059
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042763
出願日2024-03-18
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20250924BHJP()
要約【課題】歩留まりを向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第1半導体層32と、複数の第1配線層35と、複数の第2配線層35と、第3配線層35と、第3メモリピラーMPと、第1領域において複数の第1配線層を通過する第1支持ピラーLHR1と、第1領域において少なくとも複数の第2配線層及び第3配線層を通過する第2支持ピラーUHR1と、第2領域において複数の第1配線層のうちの少なくとも1層を通過し、第1及び第2支持ピラーよりも直径が大きい第3支持ピラーLHR2と、第2領域において第3支持ピラーの上に設けられ、複数の第2配線層及び第3配線層を通過し、第1及び第2支持ピラーよりも直径が大きい第4支持ピラーUHR2と、を含む。
【選択図】図4
特許請求の範囲【請求項１】
基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に、互いが第１方向に離間して積層された複数の第１配線層と、
前記複数の第１配線層の上方に、互いが前記第１方向に離間して積層された複数の第２配線層と、
前記複数の第２配線層の上方に設けられた第３配線層と、
前記複数の第１配線層を前記第１方向に通過する第１メモリピラー及び前記第１メモリピラーの上に設けられ、前記複数の第２配線層及び前記第３配線層を前記第１方向に通過する第２メモリピラーを含む第３メモリピラーと、
前記第３配線層の上に第１コンタクトプラグが設けられた第１領域と、
前記複数の第２配線層の各々の上に第２コンタクトプラグが設けれた第２領域と、
前記第１領域において、前記複数の第１配線層を通過する第１支持ピラーと、
前記第１領域において、少なくとも前記複数の第２配線層及び前記第３配線層を通過する第２支持ピラーと、
前記第２領域において、前記複数の第１配線層のうちの少なくとも１層を通過し、前記第１支持ピラー及び前記第２支持ピラーよりも直径が大きい第３支持ピラーと、
前記第２領域において、前記第３支持ピラーの上に設けられ、前記第１支持ピラー及び前記第２支持ピラーよりも直径が大きい第４支持ピラーと、
を備える、半導体記憶装置。
続きを表示（約 910 文字）【請求項２】
前記第１支持ピラーの直径及びピッチは、前記第３メモリピラーの直径及びピッチと同じである、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２支持ピラーの直径及びピッチは、前記第１支持ピラーの前記直径及び前記ピッチよりも大きい、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第２支持ピラーの直径及びピッチは、前記第１支持ピラーの前記直径及び前記ピッチと同じである。
請求項２に記載の半導体記憶装置。
【請求項５】
前記第２支持ピラーの前記ピッチは、前記第１支持ピラーの前記ピッチの２倍である、
請求項３に記載の半導体記憶装置。
【請求項６】
前記第２支持ピラーは、前記複数の第１配線層のうちの少なくとも１層を通過し、前記第１支持ピラーに接する、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第２支持ピラーの中心軸は、前記第１方向と交差する第２方向及び前記第１方向及び前記第２方向と交差する第３方向において、前記第１支持ピラーの中心軸と異なる位置に配置される、
請求項６に記載の半導体記憶装置。
【請求項８】
前記第１メモリピラー及び前記第１支持ピラーの一端は、前記第１半導体層内に達する、
請求項１に記載の半導体記憶装置。
【請求項９】
前記第１半導体層と同層に設けられたエッチストップ層を更に備え、
前記第１支持ピラーは、前記エッチストップ層上に設けられ、
前記第２支持ピラーは、前記第１支持ピラー上に設けられ、
前記第１支持ピラーの直径及びピッチ並びに前記第２支持ピラーの直径及びピッチは、前記第３メモリピラーの直径及びピッチより大きい、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記エッチストップ層の上面の直径は、前記第１支持ピラーの下面の直径よりも大きい、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９９７８７６６号明細書
特開２０２０－１４５３１１号公報
特開２０２０－１２６９４３号公報
特開２０１９－０５７６２３号公報
米国特許第９７６８２３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、歩留まりを向上できる半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板の上方に設けられた第１半導体層と、第１半導体層の上方に、互いが第１方向に離間して積層された複数の第１配線層と、複数の第１配線層の上方に、互いが第１方向に離間して積層された複数の第２配線層と、複数の第２配線層の上方に設けられた第３配線層と、複数の第１配線層を第１方向に通過する第１メモリピラー及び第１メモリピラーの上に設けられ、複数の第２配線層及び第３配線層を第１方向に通過する第２メモリピラーを含む第３メモリピラーと、第３配線層の上に第１コンタクトプラグが設けられた第１領域と、複数の第２配線層の各々の上に第２コンタクトプラグが設けれた第２領域と、第１領域において、複数の第１配線層を通過する第１支持ピラーと、第１領域において、少なくとも複数の第２配線層及び第３配線層を通過する第２支持ピラーと、第２領域において、複数の第１配線層のうちの少なくとも１層を通過し、第１支持ピラー及び第２支持ピラーよりも直径が大きい第３支持ピラーと、第２領域において、第３支持ピラーの上に設けられ、第１支持ピラー及び第２支持ピラーよりも直径が大きい第４支持ピラーと、を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
図３の領域ＥＲの拡大図。
図４のＸＩ－ＸＩ線に沿ったメモリセルアレイの断面図。
図４のＸＩＩ－ＸＩＩ線に沿ったメモリセルアレイの断面図。
図６のＶＩ－ＶＩ戦に沿ったメモリピラーのＸＹ平面の断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
図３６のＸＩ－ＸＩ線に沿ったメモリセルアレイの断面図。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの平面図。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示すメモリセルアレイの断面図。
第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
図４２のＸＩ－ＸＩ線に沿ったメモリセルアレイの断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置１について説明する。以下では、半導体記憶装置１として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成の一例を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、メモリコア部１０及び周辺回路部２０を含む。
（【００１１】以降は省略されています）

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