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公開番号2025142811
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042386
出願日2024-03-18
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類G11C 29/00 20060101AFI20250924BHJP(情報記憶)
要約【課題】使用されるリダンダンシー線の数を低減することが可能な記憶装置を提供する。
【解決手段】実施形態に係る記憶装置は、それぞれが第1の方向に延伸する複数の第1の配線111と、それぞれが第1の方向と交差する第2の方向に延伸する複数の第2の配線112と、複数の第1の配線と複数の第2の配線との間に設けられた複数のメモリセル120であって、それぞれが直列接続された抵抗変化記憶素子及びスイッチング素子を含む複数のメモリセルと、複数の第1の配線に対してアドレスを割り当てるアドレス割り当て回路301と、を備え、複数の第1の配線の中に互いにショートしている第1のショート配線及び第2のショート配線が含まれている場合に、アドレス割り当て回路は、第1のショート配線及び第2のショート配線に対して共通のアドレスを割り当てる。
【選択図】図5
特許請求の範囲【請求項１】
それぞれが第１の方向に延伸する複数の第１の配線と、
それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に設けられた複数のメモリセルであって、それぞれが直列接続された抵抗変化記憶素子及びスイッチング素子を含む複数のメモリセルと、
前記複数の第１の配線に対してアドレスを割り当てるアドレス割り当て回路と、
を備える記憶装置であって、
前記複数の第１の配線の中に互いにショートしている第１のショート配線及び第２のショート配線が含まれている場合に、前記アドレス割り当て回路は、前記第１のショート配線及び前記第２のショート配線に対して共通のアドレスを割り当てる
ことを特徴とする記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記複数の第１の配線を介して前記複数のメモリセルに供給される駆動信号が入力する複数の入力端子と、
前記複数の入力端子に入力した前記駆動信号を前記複数の第１の配線に出力する複数の出力端子と、
をさらに備え、
前記アドレス割り当て回路は、前記複数の入力端子と前記複数の出力端子との間の接続関係を設定する接続関係設定回路を含む
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記接続関係設定回路は、前記複数の出力端子の中の前記第１のショート配線に対して設けられた第１の出力端子と前記複数の入力端子の中の１つの入力端子とを接続し、前記複数の出力端子の中の前記第２のショート配線に対して設けられた第２の出力端子と前記１つの入力端子とを接続しない
ことを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記接続関係設定回路は、前記複数の出力端子の中の前記第１のショート配線に対して設けられた第１の出力端子と前記複数の入力端子の中の１つの入力端子とを接続し、前記複数の出力端子の中の前記第２のショート配線に対して設けられた第２の出力端子と前記１つの入力端子とを接続する
ことを特徴とする請求項２に記載の記憶装置。
【請求項５】
前記複数の第１の配線の中に前記第１及び第２のショート配線に対してショートしている第３のショート配線がさらに含まれている場合に、前記アドレス割り当て回路は、前記第１、第２及び第３のショート配線に対して共通のアドレスを割り当てる
ことを特徴とする請求項１に記載の記憶装置。
【請求項６】
前記複数のメモリセルのうち前記第１のショート配線と前記複数の第２の配線の中の１つの第２の配線との間に設けられたメモリセルを第１のメモリセルとし、前記複数のメモリセルのうち前記第２のショート配線と前記１つの第２の配線との間に設けられたメモリセルを第２のメモリセルとして、前記第１のメモリセル及び前記第２のメモリセルの一方が使用可能セルとして機能する
ことを特徴とする請求項１に記載の記憶装置。
【請求項７】
前記複数の第１の配線は、複数の通常配線と、前記複数の通常配線の中に互いにショートしているショート配線が含まれている場合に用いられる少なくとも１つのリダンダンシー線とを含む
ことを特徴とする請求項１に記載の記憶装置。
【請求項８】
前記少なくとも１つのリダンダンシー線は、前記複数の通常配線が設けられた領域の外側の領域に設けられている
ことを特徴とする請求項７に記載の記憶装置。
【請求項９】
前記複数の第１の配線と、前記複数の第２の配線と、前記複数のメモリセルと、前記アドレス割り当て回路とを含むチップに内蔵され、前記複数の第１の配線のショート不良に対する検出処理を行う検出処理回路をさらに備える
ことを特徴とする請求項１に記載の記憶装置。
【請求項１０】
前記検出処理回路で行われる検出処理は、前記チップがパッケージングされた後に行うことが可能である
ことを特徴とする請求項９に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
半導体基板上に磁気抵抗効果素子等の複数の抵抗変化記憶素子が集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２３／００１５０４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
使用されるリダンダンシー線の数を低減することが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、それぞれが第１の方向に延伸する複数の第１の配線と、それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との間に設けられた複数のメモリセルであって、それぞれが直列接続された抵抗変化記憶素子及びスイッチング素子を含む複数のメモリセルと、前記複数の第１の配線に対してアドレスを割り当てるアドレス割り当て回路と、を備える記憶装置であって、前記複数の第１の配線の中に互いにショートしている第１のショート配線及び第２のショート配線が含まれている場合に、前記アドレス割り当て回路は、前記第１のショート配線及び前記第２のショート配線に対して共通のアドレスを割り当てる。
【図面の簡単な説明】
【０００６】
実施形態に係る記憶装置の構成を示したブロック図である。
実施形態に係る記憶装置に含まれるメモリセルアレイ部の構成を模式的に示した斜視図である。
実施形態に係る記憶装置のメモリセルアレイ部に含まれる磁気抵抗効果素子の基本的な構成を模式的に示した断面図である。
実施形態に係る記憶装置のメモリセルアレイ部に含まれるセレクタの基本的な構成を模式的に示した断面図である。
実施形態に係る記憶装置に含まれるメモリセルアレイ部、駆動回路及びアドレス割り当て回路の構成を模式的に示した図である。
実施形態に係る記憶装置のアドレス割り当て回路に含まれる接続関係設定回路等の構成例を模式的に示した図である。
実施形態に係る記憶装置のアドレス割り当て回路に含まれる接続関係設定回路等の構成例を模式的に示した図である。
実施形態に係る記憶装置のアドレス割り当て回路に含まれる接続関係設定回路等の構成例を模式的に示した図である。
実施形態に係る記憶装置のアドレス割り当て回路に含まれる接続関係設定回路等の構成例を模式的に示した図である。
実施形態に係る記憶装置の動作を示したフローチャートである。
実施形態に係る記憶装置におけるショート不良に対する検出処理について示した図である。
実施形態に係る記憶装置の変形例の構成を示したブロック図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
図１は、実施形態に係る記憶装置の構成を示したブロック図である。
【０００９】
図１に示した記憶装置は、メモリセルアレイ部１００と、駆動回路２００と、アドレス割り当て回路３００と、検出処理回路４００と、リダンダンシー制御回路５００とを備えている。
【００１０】
図２は、メモリセルアレイ部１００の構成を模式的に示した斜視図である。
（【００１１】以降は省略されています）

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