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公開番号2025143024
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042696
出願日2024-03-18
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/34 20060101AFI20250924BHJP(情報記憶)
要約【課題】高い精度でデータを記憶する記憶装置を提供する。
【解決手段】一実施形態による記憶装置は、セルトランジスタと、セルトランジスタと接続されたワード線と、セルトランジスタと接続されたセンスアンプと、第1動作を実行するように構成された制御回路とを含む。第1動作は、ワード線に第1電圧が印加されている間に、センスアンプにセルトランジスタに基づく第1データを取得させることと、ワード線への第1電圧の印加に続けてワード線が電気的にフローティングされている間に、センスアンプにセルトランジスタに基づく第2データを取得させることと、を含む。
【選択図】図10

特許請求の範囲【請求項１】
セルトランジスタと、
前記セルトランジスタと接続されたワード線と、
前記セルトランジスタと接続されたセンスアンプと、
第１動作を実行するように構成された制御回路と、
を備え、
前記第１動作は、
前記ワード線に第１電圧が印加されている間に、前記センスアンプに前記セルトランジスタに基づく第１データを取得させることと、
前記ワード線への前記第１電圧の前記印加に続けて前記ワード線が電気的にフローティングされている間に、前記センスアンプに前記セルトランジスタに基づく第２データを取得させることと、
を含む、記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記制御回路は、前記第１データと前記第２データとに基づいて、第３データを生成する、
請求項１に記載の記憶装置。
【請求項３】
第１コマンドを受け取ると、前記第３データに基づくデータを外部に出力する、
請求項２に記載の記憶装置。
【請求項４】
前記第３データは、前記第１データと前記第２データが異なる場合に第１値を有し、前記第１データと前記第２データが同じ場合に第２値を有する、
請求項２に記載の記憶装置。
【請求項５】
前記第１データ及び前記第２データは前記セルトランジスタの閾値電圧に基づく、
請求項４に記載の記憶装置。
【請求項６】
前記セルトランジスタを含み、前記ワード線と接続された複数のセルトランジスタをさらに備え、
前記制御回路は、前記第１動作において、
前記ワード線に前記第１電圧が印加されている間に、前記センスアンプに、前記複数のセルトランジスタにそれぞれ基づく複数のビットを含んだ第４データを取得させ、
前記ワード線への前記第１電圧の前記印加に続けて前記ワード線が電気的にフローティングされている間に、前記センスアンプに、前記複数のセルトランジスタにそれぞれ基づく複数のビットを含んだ第５データを取得させ、
前記第４データと前記第５データとに基づいて、第６データを生成し、
前記第６データ中の第１値を有するビットの数に基づいて、第７データを生成する、
請求項１に記載の記憶装置。
【請求項７】
第１コマンドを受け取ると、前記第７データを外部に出力する、
請求項６に記載の記憶装置。
【請求項８】
前記複数のセルトランジスタは、第１セルトランジスタ乃至第ｉセルトランジスタ（ｉは正の整数）を含み、
前記第４データは、前記第１セルトランジスタ乃至前記第ｉセルトランジスタにそれぞれ基づく第１ビット乃至第ｉビットを含み、
前記第５データは、前記第１セルトランジスタ乃至前記第ｉセルトランジスタにそれぞれ基づく第１ビット乃至第ｉビットを含み、
前記第６データは、ｊが１からｉの全てのケースについて、前記第４データの第ｊビットと前記第５データの第ｊビットが異なる場合に第ｊビットにおいて前記第１値を有する、
請求項７に記載の記憶装置。
【請求項９】
前記第４データの前記第１ビット乃至前記第ｉビットは、それぞれ、前記第１セルトランジスタ乃至前記第ｉセルトランジスタのそれぞれの第１閾値電圧乃至第ｉ閾値電圧に基づき、
前記第５データの前記第１ビット乃至前記第ｉビットは、それぞれ、前記第１閾値電圧乃至前記第ｉ閾値電圧に基づく、
請求項８に記載の記憶装置。
【請求項１０】
前記制御回路は、第２コマンドが前記記憶装置によって受け取られると、前記セルトランジスタの閾値電圧を上昇させる第２動作を複数回繰り返している間に前記第１動作を行う、
請求項１に記憶装置の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して、記憶装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
記憶装置は、データを正確に記憶し、データを正確に出力することを求められる。記憶装置中の構成要素の不良によって、正確なデータの記憶及び読出しが阻害されることがある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１３／００７０５２４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高い精度でデータを記憶する記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、セルトランジスタと、上記セルトランジスタと接続されたワード線と、上記セルトランジスタと接続されたセンスアンプと、第１動作を実行するように構成された制御回路とを含む。上記第１動作は、上記ワード線に第１電圧が印加されている間に、上記センスアンプに上記セルトランジスタに基づく第１データを取得させることと、上記ワード線への上記第１電圧の上記印加に続けて上記ワード線が電気的にフローティングされている間に、上記センスアンプに上記セルトランジスタに基づく第２データを取得させることと、を含む。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す。
図２は、第１実施形態の記憶装置の１つのブロックの構成要素及び構成要素の接続を示す。
図３は、第１実施形態の記憶装置のメモリセルアレイの一部の構造の例を概略的に示す。
図４は、第１実施形態の記憶装置の３ビットのデータを記憶しているセルトランジスタの閾値電圧の分布とデータのマッピングの例を示す。
図５は、第１実施形態の記憶装置のドライバ及びロウデコーダの構成要素及び構成要素の接続を示す。
図６は、第１実施形態の記憶装置のセンスアンプの要素および接続を示す。
図７は、第１実施形態の記憶装置のセンスアンプ回路の回路図である。
図８は、第１実施形態の記憶装置での書込み動作の概要を時間に沿って示す。
図９は、第１実施形態の記憶装置での書込み動作におけるプログラムループの設定の例を示す。
図１０は、第１実施形態の記憶装置でのベリファイの間の幾つかの配線及び信号の電位を時間に沿って示す。
図１１は、第１実施形態の記憶装置でのベリファイの間の幾つかの配線の電位を時間に沿って示す。
図１２は、第１実施形態の記憶装置でのベリファイの間の状態及び取得されるデータの例を示す。
図１３は、第１実施形態の記憶装置でのベリファイの間の状態及び取得されるデータの例を示す。
図１４は、第１実施形態の記憶装置でのベリファイの間の状態及び取得されるデータの例を示す。
図１５は、第１実施形態の記憶装置と外部との間で送受信される入出力信号の例を示す。
図１６は、第１実施形態の記憶装置の動作のタイミングの例を示す。
図１７は、第１実施形態の記憶装置の動作のタイミングの例を示す。
図１８は、第１実施形態の記憶装置の動作のタイミングの例を示す。
図１９は、第１実施形態の記憶装置の動作のタイミングの例を示す。
図２０は、第１実施形態の記憶装置と外部との間で送受信される入出力信号の別の例を示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【０００９】
以下、３次元の直交座標系が用いられて、実施形態が記述される。ｘ軸の向きは、Ｘ方向と称される。Ｘ方向と反対の向きは、－Ｘ方向と称される。ｙ軸の向きは、Ｙ方向と称される。Ｙ方向と反対の向きは、－Ｙ方向と称される。ｚ軸の向きは、Ｚ方向と称され、上はＺ方向を指す。Ｚ方向と反対の向きは、－Ｚ方向と称され、下は－Ｚ方向を指す。
【００１０】
１．第１実施形態
１．１．構成（構造）
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す。記憶装置１は、メモリセルを使用してデータを記憶する。記憶装置１は、書き込まれるデータを記憶し、また、記憶装置１に記憶されているデータを出力する。一例において、記憶装置１は、１つのチップとして構成される。
（【００１１】以降は省略されています）

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