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公開番号2025143544
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2025124870,2021018284
出願日2025-07-25,2021-02-08
発明の名称半導体素子、および、当該半導体素子を備えた半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/02 20060101AFI20250924BHJP(基本的電気素子)
要約【課題】製造工程において、チッピングが抑制され、かつ、取れ数の減少を抑制できる半導体素子を提供する。
【解決手段】半導体素子A10は、半導体基板31と、半導体基板31に積層され、かつ、内部に回路が形成された半導体層32と、半導体層32に対して半導体基板31とは反対側に配置され、かつ、回路に導通する部分を含む導電層34と、半導体層32と導電層34との間に配置され、かつ、導電層34に導通する複数のビア38とを備える。導電層34は、回路に導通しない確認パターン342aを含み、複数のビア38は、z方向に視て、確認パターン342aに重なる重なり部38aを含む。
【選択図】図4
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板に積層され、かつ、内部に回路が形成された半導体層と、
前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する部分を含み前記半導体基板の厚さ方向に積層された少なくとも１つの第１層で構成された導電層と、
前記半導体層と前記導電層との間に配置され、かつ、前記導電層に導通して前記厚さ方向に直交する第１方向に視てそれぞれが矩形状である複数の第１導電体で構成された導電部と、
を備え、
前記導電層は、前記回路に導通しない、かつ、前記厚さ方向に積層された少なくとも１つの第２層で構成されて前記厚さ方向に視て少なくとも１つの角部を含む形状を有する確認パターンを含み、
前記導電部は、前記厚さ方向に視て前記確認パターンに少なくとも一部が重なり、かつ、前記第１方向に視てそれぞれが矩形状である複数の第２導電体で構成された重なり部を含む、
半導体素子。
続きを表示（約 900 文字）【請求項２】
前記厚さ方向に視て、前記確認パターンの形状は多角形状である、
請求項１に記載の半導体素子。
【請求項３】
前記厚さ方向に視て、前記確認パターンの形状は三角形状である、
請求項１または２に記載の半導体素子。
【請求項４】
前記厚さ方向に視て、前記確認パターンの形状は矩形状である、
請求項１または２に記載の半導体素子。
【請求項５】
前記重なり部は前記厚さ方向に視て前記確認パターンに内包されるように重なる、
請求項１ないし４のいずれかに記載の半導体素子。
【請求項６】
前記半導体基板は、前記第１方向に延びる基板第１辺と、前記厚さ方向と前記第１方向とに直交する第２方向に延びる基板第２辺とを備え、
前記確認パターンは、前記基板第１辺に平行である確認第１辺と、前記基板第２辺に平行である確認第２辺と、を備える、
請求項１ないし５のいずれかに記載の半導体素子。
【請求項７】
前記厚さ方向に視て、前記複数の第２導電体で構成された前記重なり部の全体形状は、
前記確認第１辺に平行である重なり部第１辺を備える、
請求項６に記載の半導体素子。
【請求項８】
前記厚さ方向に視て、前記全体形状は、前記確認第２辺に平行である重なり部第２辺を備える、
請求項７に記載の半導体素子。
【請求項９】
前記確認パターンは、前記厚さ方向に視て、前記半導体基板の角部に位置している、
請求項１ないし８のいずれかに記載の半導体素子。
【請求項１０】
前記導電層は、前記回路に導通しない第２確認パターンを含み、
前記導電部は、前記厚さ方向に視て、前記第２確認パターンに重なる第２重なり部を含み、
前記第２確認パターンは、前記厚さ方向に視て、前記半導体基板の前記角部の対角線上の第２角部に位置している、
請求項９に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体素子、および、当該半導体素子を備えた半導体装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体素子は、半導体基板に半導体層、電極、および保護層などを形成し、ダイシングにより個片化することで製造される。特許文献１には、半導体素子の製造方法が開示されており、シリコン系基板に半導体膜、誘電体膜、保護膜、およびボンディングパッドなどを形成して、ダイシング領域で切断することで半導体素子を製造することが記載されている。
【０００３】
半導体素子の製造工程において、形成されたレジストの配置の適切性の検査を行うために、検査用の確認パターンが形成される。確認パターンは、完成品には不要のため、切断工程でダイシングによって除去されるダイシング領域に形成される。確認パターンに固い金属が含まれていると、ダイシング時にチッピングが発生する場合がある。このため、フォトマスクの１ショット内に、半導体素子のためのメインのパターンではない領域（以下、「ドロップイン領域」とする）を設けて、当該ドロップイン領域に検査のためのパターンを配置していた。この場合、１ショットごとに、ドロップイン領域の製品にならない半導体素子が作成されるので、半導体素子の取れ数が減少してしまう。ドロップイン領域を設けず１ショット内にメインのパターンがたとえば３０個配置できる場合、ドロップイン領域を設けることで、半導体素子の取れ数が２９個になり、取れ数が３％以上減少してしまう。
【先行技術文献】
【特許文献】
【０００４】
ＷＯ２０１５/０６８５９７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、上記した事情のもとで考え出されたものであって、製造工程において、チッピングが抑制され、かつ、取れ数の減少を抑制できる半導体素子を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本開示によって提供される半導体素子は、半導体基板と、前記半導体基板に積層され、かつ、内部に回路が形成された半導体層と、前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する部分を含む導電層と、前記半導体層と前記導電層との間に配置され、かつ、前記導電層に導通する導電部とを備え、前記導電層は、前記回路に導通しない確認パターンを含み、前記導電部は、前記半導体基板の厚さ方向に視て、前記確認パターンに重なる重なり部を含む。
【０００７】
本開示によって提供される半導体素子の製造方法は、半導体基板に、内部に回路が形成される半導体層と、パッシベーション膜とを積層する積層工程と、前記パッシベーション膜を貫通する複数のビアを形成するビア形成工程と、前記複数のビアを介して前記回路に導通する部分を含む導電層を形成する導電層形成工程とを備え、前記導電層には、前記回路に導通しない確認パターンが含まれ、前記複数のビアには、前記半導体基板の厚さ方向に視て、前記確認パターンに重なる重なり部を構成するビアが含まれ、前記導電層形成工程は、前記パッシベーション膜に接するシード層を形成するシード層形成工程と、前記シード層上に、前記導電層を形成するための複数の開口を備えたレジストを形成するレジスト形成工程と、前記厚さ方向からの視認により、前記複数の開口のうち前記確認パターンを形成するための確認開口と、当該確認開口に位置する前記重なり部との位置関係を確認する検査工程とを備えている。
【発明の効果】
【０００８】
本開示に係る半導体素子によれば、製造工程において、チッピングが抑制され、かつ、取れ数の減少を抑制できる。
【０００９】
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００１０】
本開示の第１実施形態に係る半導体素子を示す平面図であり、保護層を透過した図である。
図１のＩＩ－ＩＩ線に沿う断面図である。
図１のＩＩＩ－ＩＩＩ線に沿う断面図である。
図１の部分拡大図である。
図１の部分拡大図である。
図２の部分拡大図である。
図３の部分拡大図である。
図１の半導体素子の製造方法の一例の一工程を示す平面図である。
図１の半導体素子の製造方法の一例の一工程を示す断面図である。
図１の半導体素子の製造方法の一例の一工程を示す断面図である。
図１の半導体素子の製造方法の一例の一工程を示す拡大断面図である。
図１の半導体素子の製造方法の一例の一工程を示す拡大断面図である。
図１の半導体素子の製造方法の一例の一工程を示す断面図である。
図１の半導体素子の製造方法の一例の一工程を示す拡大断面図である。
図１の半導体素子の製造方法の一例の一工程を示す平面図である。
図１の半導体素子の製造方法の一例の一工程を示す拡大平面図である。
図１の半導体素子の製造方法の一例の一工程を示す拡大断面図である。
図１の半導体素子の製造方法の一例の一工程を示す断面図である。
図１の半導体素子の製造方法の一例の一工程を示す断面図である。
図１の半導体素子を備える半導体装置を示す平面図であり、封止樹脂を透過した図である。
図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。
本開示の第２実施形態に係る半導体素子を示す平面図であり、保護層を透過した図である。
本開示の第３実施形態に係る半導体素子を示す平面図であり、保護層を透過した図である。
本開示の第４実施形態に係る半導体素子を示す平面図であり、保護層を透過した図である。
本開示の第５実施形態に係る半導体素子を示す拡大平面図であり、保護層を透過した図である。
本開示の第６実施形態に係る半導体素子を示す拡大平面図であり、保護層を透過した図である。
本開示の第７実施形態に係る半導体素子を示す拡大断面図である。
本開示の第７実施形態に係る半導体素子を示す拡大平面図であり、保護層を透過した図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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