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公開番号2024161288
公報種別公開特許公報(A)
公開日2024-11-15
出願番号2024155487,2022141341
出願日2024-09-10,2018-03-01
発明の名称メモリデバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類H10B 43/27 20230101AFI20241108BHJP()
要約【課題】より小さなダイサイズ、より高いデバイス密度、および向上した性能を有する3Dメモリデバイスを提供する。
【解決手段】三次元(3D)メモリデバイスおよび3Dメモリデバイスを形成する方法の実施形態が、開示される。一例では、NANDメモリデバイスは、基板と、基板上の1つまたは複数の周辺デバイスと、周辺デバイスの上側の複数のNANDストリングと、NANDストリングの上側にあり、NANDストリングに接触する単結晶シリコン層と、周辺デバイスとNANDストリングとの間に形成された相互接続層とを含む。いくつかの実施形態では、NANDメモリデバイスは、アレイ相互接続層が周辺相互接続層に接触するところに結合インターフェースを含む。
【選択図】図2
特許請求の範囲【請求項１】
メモリデバイスであって、
垂直方向に沿った第１の側と第２の側とを含み、交互の複数の第１導体層と複数の第１絶縁層とを含むスタック構造と、
前記第１の側に位置する半導体層と、
前記スタック構造を通って延在し、前記半導体層と接触させたメモリストリングと、
前記半導体層の前記スタック構造から離れた側に位置する第２導体層と、
前記第２の側に位置する周辺回路と、
前記第１導体層に接続された、前記第１導体層と前記周辺回路との間に位置するゲートライン接触構造と、
前記半導体層を通って延在し、前記第２導体層と前記周辺回路とに接続された第１接点とを備え、
前記第１接点は、前記半導体層から分離されている、
メモリデバイス。
続きを表示（約 1,000 文字）【請求項２】
前記メモリストリングは、横方向に積層されたチャネル層、蓄積層、および、トンネル層を含み、
前記蓄積層は、前記チャネル層と前記トンネル層との間に位置する、
請求項１に記載のメモリデバイス。
【請求項３】
前記メモリストリングは、第１ストリングと、前記第１ストリングの上に第２ストリングとを含む、
請求項１に記載のメモリデバイス。
【請求項４】
前記第１ストリングおよび前記第２ストリングは、導体構造によって接続されている、
請求項３に記載のメモリデバイス。
【請求項５】
前記半導体層内に分離領域をさらに備え、
前記第２導体層に向かう前記第１接点の端部は、前記分離領域に位置する、
請求項１に記載のメモリデバイス。
【請求項６】
前記第１接点と前記第２導体層とを接続する第２接点をさらに備え、
前記第１接点および前記第２接点の接触面は、前記分離領域に位置する、
請求項５に記載のメモリデバイス。
【請求項７】
前記半導体層の前記スタック構造から離れた側に位置する相互接続層をさらに備え、前記相互接続層は、１以上の誘電体層内に位置する前記第２導体層を含む、
請求項１に記載のメモリデバイス。
【請求項８】
前記周辺回路と前記スタック構造の第２の側との間に位置するアレイ相互接続層をさらに備え、
前記アレイ相互接続層はアレイ相互接続構造と第１結合パッドとを含み、アレイ相互接続構造は、前記垂直方向に、前記第１結合パッドと前記メモリストリングとの間に位置し、前記第１結合パッドおよび前記メモリストリングと接続される、
請求項１に記載のメモリデバイス。
【請求項９】
前記周辺回路と前記アレイ相互接続層との間に位置する周辺相互接続層をさらに備え、
前記周辺相互接続層は、周辺相互接続構造と第２結合パッドとを含み、前記周辺相互接続構造は、前記垂直方向に、前記第２結合パッドと前記周辺回路との間に位置し、前記第２結合パッドおよび前記周辺回路と接続される、
請求項８に記載のメモリデバイス。
【請求項１０】
前記第１結合パッドおよび前記第２結合パッドは、前記垂直方向に接触させ接続される、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、２０１７年８月２１日に出願された中国特許出願第２０１７１０７１６６５７．１号および２０１７年８月２１日に出願された中国特許出願第２０１７１０７１６６４０．６号の優先権を主張し、どちらの文献もその内容全体は参照により本明細書に組み込まれる。
続きを表示（約 1,700 文字）【０００２】
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００３】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改良することによって、より小さいサイズに縮小される。ただし、メモリセルの特徴サイズが下限に近づくと、平面プロセスおよび製造技術は、困難になり、コストがかかるようになる。その結果、平面メモリセルのメモリ密度は、上限に近づく。
【０００４】
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
【発明の概要】
【０００５】
本明細書では、３Ｄメモリアーキテクチャおよびその製造方法の実施形態を開示する。
【０００６】
いくつかの実施形態では、半導体装置は、シリコン基板であって、シリコン基板上の周辺デバイスと、周辺デバイスの上側の１つまたは複数の相互接続層とを備えた、シリコン基板を含む。半導体装置はまた、１つまたは複数の相互接続層の上側に（本明細書では「アレイデバイス」とも呼ばれる）メモリアレイを含むことができる。いくつかの実施形態では、半導体装置は、アレイデバイスの上端に単結晶シリコン層を含む。半導体装置は、単結晶シリコン層の上側に複数のバックエンドオブライン（ＢＥＯＬ）相互接続層およびパッド層をさらに含むことができる。
【０００７】
いくつかの実施形態では、周辺デバイスは、複数の金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含む。周辺デバイスは、１つまたは複数のドープ領域および分離領域を含むシリコン基板上に形成され得る。周辺デバイスのＭＯＳＦＥＴは、ページバッファ、センスアンプ、列デコーダ、および行デコーダ機能など、半導体装置にさまざまな機能を提供することができる。
【０００８】
いくつかの実施形態では、１つまたは複数の相互接続層は、複数の導体層および接触層を含む周辺相互接続層を含む。導体層は、複数の金属層を含むことができ、その中で金属層のうちの１つまたは複数は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、または任意の他の適切な材料を含むことができる。接触層もまた、Ｗ、Ｃｕ、Ａｌ、または任意の他の適切な材料を含むことができる。周辺相互接続層は、異なる周辺トランジスタ間および周辺デバイスとアレイデバイスとの間で電気信号を転送することができる。
【０００９】
いくつかの実施形態では、１つまたは複数の相互接続層は、複数の導体層および接触層を含むアレイ相互接続層も含む。導体層は、複数の金属層を含むことができ、その中で金属層のうちの１つまたは複数は、Ｗ、Ｃｕ、Ａｌ、または任意の他の適切な材料を含むことができる。接触層もまた、Ｗ、Ｃｕ、Ａｌ、または任意の他の適切な材料を含むことができる。アレイ相互接続層は、アレイデバイスの異なる領域間、および周辺デバイスとアレイデバイスとの間で電気信号を転送することができる。
【００１０】
いくつかの実施形態では、アレイデバイスは、複数のＮＡＮＤストリングを含む。アレイデバイスは、ＮＡＮＤストリングの下方に複数の相互接続層をさらに含むことができる。さらに、単結晶シリコン層は、ＮＡＮＤストリングの上側にあり、ＮＡＮＤストリングに接触することができる。いくつかの実施形態では、単結晶シリコン層は、裏面研削、湿式／乾式エッチング、および／または化学機械研磨（ＣＭＰ）などの任意の適切な技術によって薄くされたシリコン基板の一部である。単結晶シリコン層は、２００ｎｍから５０μｍの間、５００ｎｍから１０μｍの間、または５００ｎｍから５μｍの間の厚さを有することができる。いくつかの実施形態では、単結晶シリコン層は、約１μｍ未満の厚さを有する。いくつかの実施形態では、単結晶シリコン層は、ｎ型および／もしくはｐ型ドーパントで部分的または完全にドープされる。
（【００１１】以降は省略されています）

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