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公開番号2024123102
公報種別公開特許公報(A)
公開日2024-09-10
出願番号2024097501,2023534310
出願日2024-06-17,2021-04-28
発明の名称メモリデバイス、システム、および、メモリデバイスを動作させるための方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類G11C 7/22 20060101AFI20240903BHJP(情報記憶)
要約【課題】クロック経路の始めにおいて分周器を使用してクロック帰還信号の周期を長くし、クロック帰還信号における短パルスの使用を回避する。
【解決手段】メモリデバイスは、メモリセルアレイと、メモリセルアレイに結合される周辺回路とを備え、周辺回路は、複数の分周器であって、複数の分周器の各々がクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を生成するように構成され、クロック帰還信号の周期がクロック信号の周期よりも大きい、複数の分周器と、複数の分周器に結合され、複数の分周器によって生成された複数のクロック帰還信号をマージするように構成されたクロック経路とを含む。
【選択図】図1
特許請求の範囲【請求項１】
メモリセルアレイと、
前記メモリセルアレイに結合される周辺回路とを備え、
前記周辺回路は、
複数の分周器であって、前記複数の分周器の各々がクロック信号を順次受信し、対応する前記クロック信号の受信に応答してクロック帰還信号を生成するように構成され、前記クロック帰還信号の周期が前記クロック信号の周期よりも大きい、複数の分周器と、
前記複数の分周器に結合され、前記複数の分周器によって生成された複数の前記クロック帰還信号をマージするように構成されたクロック経路とを含む、
メモリデバイス。
続きを表示（約 1,400 文字）【請求項２】
前記周辺回路は、さらに、前記複数の分周器の一つに結合される第１のクロックレベル設定回路を含み、
前記第１のクロックレベル設定回路は、複数の前記クロック信号のうちの第１のクロック信号に関連付けられたアドレスに基づいて、複数の前記クロック帰還信号のうちの第１のクロック帰還信号の開始レベルを決定するように構成される、請求項１記載のメモリデバイス。
【請求項３】
前記第１のクロックレベル設定回路は、さらに、前記第１のクロック信号に関連付けられた前記アドレスに基づいて前記第１のクロック帰還信号におけるサイクル数のパリティを決定し、前記パリティに基づいて前記第１のクロック帰還信号の前記開始レベルを決定するように構成される、請求項２に記載のメモリデバイス。
【請求項４】
前記クロック経路は、複数の前記クロック帰還信号をマージするよう構成されたＯＲゲートまたはＡＮＤゲートを含む、請求項１に記載のメモリデバイス。
【請求項５】
前記周辺回路は、さらに、第２のクロックレベル設定回路を含み、
前記第１のクロックレベル設定回路は、前記複数の分周器のうちの第１の分周器に結合され、
前記第２のクロックレベル設定回路は、前記複数の分周器のうちの第２の分周器に結合され、複数の前記クロック信号のうちの第２のクロック信号に関連付けられたアドレスに基づいて、複数の前記クロック帰還信号のうちの第２のクロック帰還信号の開始レベルを決定するように構成される、請求項２記載のメモリデバイス。
【請求項６】
前記周辺回路は、さらに、前記分周器の一つに結合された遅延回路を含み、
前記遅延回路は、対応する前記分周器から出力されるクロック帰還信号を、対応するデータ信号に同期させるように構成される、請求項１に記載のメモリデバイス。
【請求項７】
前記クロック経路は、
前記クロック経路の複数の第１の部分であって、前記複数の第１の部分のそれそれが、マージされた一つのクロック帰還信号を得るため複数の前記クロック帰還信号のうちの二つをマージするように構成された複数の第１の部分と、
前記クロック経路の第２の部分であって、前記クロック経路の複数の前記第１の部分に結合され、マージされた複数の前記クロック帰還信号をマージするように構成された前記クロック経路の第２の部分とを含む、請求項１記載のメモリデバイス。
【請求項８】
前記クロック経路の複数の前記第１の部分は、第１のＮＯＲゲートと前記第１のＮＯＲゲートに結合された第１のＮＯＴゲートとを含み、
前記クロック経路の前記第２の部分は、第２のＮＯＲゲートと前記第２のＮＯＲゲートに結合された第２のＮＯＴゲートとを含む、請求項７記載のメモリデバイス。
【請求項９】
前記第１のクロックレベル設定回路は、
前記クロック信号に関連付けられた前記アドレスに基づいて前記クロック信号におけるサイクル数のパリティを決定するように構成されるアドレス回路と、
前記アドレス回路に結合され、前記パリティに基づいて前記クロック帰還信号の開始レベルを設定するように構成されたＳＲ回路とを含む、請求項２記載のメモリデバイス。
【請求項１０】
前記クロック帰還信号のデューティサイクルは、５０％である、請求項１記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリデバイスおよびその動作に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
フラッシュメモリは、低コストかつ高密度、そして電気的に消去および再プログラムが可能な不揮発性ソリッドステート記憶媒体である。フラッシュメモリには、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリが含まれる。フラッシュメモリは、読取り、プログラミング（書込み）、および消去等様々な動作を行い、各メモリセルの閾値電圧を所望のレベルに変更することができる。ＮＡＮＤ型フラッシュメモリの場合、消去動作はブロックレベルでの実行が可能で、プログラム動作または読取り動作はページレベルでの実行が可能である。
【発明の概要】
【０００３】
一態様において、メモリデバイスは、メモリセルアレイと、前記メモリセルアレイに結合される周辺回路とを備え、前記周辺回路は、複数の分周器であって、前記複数の分周器の各々がクロック信号を順次受信し、対応する前記クロック信号の受信に応答してクロック帰還信号を生成するように構成され、前記クロック帰還信号の周期が前記クロック信号の周期よりも大きい、複数の分周器と、前記複数の分周器に結合され、前記複数の分周器によって生成された複数の前記クロック帰還信号をマージするように構成されたクロック経路とを含む。
【０００４】
他の態様では、システムは、データを格納するよう構成されたメモリセルアレイと、前記メモリセルアレイに結合された周辺回路とを含むメモリデバイスと、前記メモリデバイスに結合され、前記周辺回路に読取り命令を提供するように構成され、前記周辺回路が、前記命令におけるアドレスに基づいて、複数のクロック帰還信号のうちの一つのクロック帰還信号の開始レベルを決定するように構成されるクロックレベル設定回路を含むメモリコントローラとを備える。
【０００５】
さらに別の態様では、メモリデバイスを動作させるための方法が開示される。分周器によって、複数のクロック信号のうちの第１のクロック信号を受信することと、前記第１のクロック信号に基づいて、前記分周器によって、複数のクロック帰還信号のうちの第１のクロック帰還信号を生成することであって、前記クロック帰還信号の周期が前記クロック信号の周期よりも大きいことと、前記分周器に結合されたクロック経路によって、複数の前記クロック帰還信号をマージすることとを含む。
【図面の簡単な説明】
【０００６】
本明細書に組み込まれ本明細書の一部とされる添付の図面は、本開示の態様を示すものであり、発明を実施するための形態と共に本開示をさらに説明するものであって、当業者が本開示を作成および使用可能とするものである。
本開示のいくつかの態様に係るメモリデバイスを有する典型的なシステムのブロック図である。
本開示のいくつかの態様に係るメモリデバイスを有する典型的なメモリカードの図である。
本開示のいくつかの態様に係るメモリデバイスを有する典型的なソリッドステートドライブ（ＳＳＤ）の図である。
本開示のいくつかの態様に係る周辺回路を含む典型的なメモリデバイスの概略図である。
本開示のいくつかの態様に係るＮＡＮＤメモリストリングを含む典型的なメモリセルアレイの側面から見た断面図である。
本開示のいくつかの態様に係るメモリセルアレイおよび周辺回路を含む、典型的なメモリデバイスのブロック図である。
本開示のいくつかの態様に係る複数のメモリプレーンを含む、典型的なメモリデバイスのブロック図である。
本開示のいくつかの態様に係る複数の部分を有するページバッファと、ページバッファの複数の部分に結合されたクロック経路とを含むメモリプレーンの典型的なレイアウトである。
クロック帰還信号をマージするためのページバッファの複数の部分に結合されたクロック経路の回路図である。
図８のクロック経路により実現される、クロック信号返還スキームのタイミングチャートである。
本開示のいくつかの態様に係る、クロック帰還信号をマージするためのページバッファの複数の部分の各々に結合される、典型的なクロックレベル設定モジュールおよび典型的なクロック経路の回路図である。
図１０におけるクロック経路により実施される、本開示のいくつかの態様に係る典型的なクロック信号返還スキームのタイミングチャートである。
本開示のいくつかの態様に係る、読取り命令内のページバッファアドレスに基づき、クロック帰還信号の開始レベルを決定する典型的なスキームの例示である。
本開示のいくつかの態様に係る、メモリデバイスを動作させるための典型的な方法のフローチャートである。
【０００７】
本開示の態様を添付図面を参照しつつ説明する。
【発明を実施するための形態】
【０００８】
具体的な構成や配置について説明するが、これは単に例示を目的としていることを理解されたい。したがって本開示の範囲から逸脱することなく他の構成および配置を採用することができる。さらに、本開示は他の様々な用途にも適用することが可能である。本開示に記載された機能的および構造的特徴は、互いに組み合わせたり、調整したり、および修正してもよく、図面に具体的に示されていない方法であっても本開示の範囲内にある限りにおいて組み合わせたり、調整したり、修正することが可能である。
【０００９】
一般に用語は、その用語がどのような文脈で使用されているかにより、少なくとも部分的な理解が可能である。例えば、本明細書で使用される「１つまたは複数」という用語は、少なくとも部分的には文脈に依存するものではあるが、単数の任意の特徴、構造、または特性を描写する場合に使用することがある。また特徴、構造、または特性の複数の組み合わせを描写するためにも使用する場合もある。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」等の用語についても、少なくとも部分的には文脈に依存しながらも、単数のものを指すのに使用する、もしくは複数のものを指すのに使用する場合があると理解することができる。さらに、「基づく」という用語は、必ずしも、複数の要因の排他的一まとまりを表すことを意図しているわけではなく、その代わり、少なくとも部分的に文脈に依存しながらも、必ずしも明示的に説明されていない、他の要因が存在する可能性もあるものと理解することができる。
【００１０】
ＮＡＮＤフラッシュメモリデバイス等といったメモリデバイスのいくつかは、ページレベルで読取り動作を実行することができる。すなわち、選択された同一ページ内のすべてのメモリセルを同時に読み取ることができる。ＮＡＮＤフラッシュメモリデバイスは、読取り動作において、メモリセルアレイとデータバスの間で読取りデータをバッファリングするためにページバッファを使用する。特定のメモリプレーンのページバッファは、複数の部分、例えば４つのクオーター区画に分けられる。これらの部分はそれぞれ対応するクロック経路とデータパッチを有し、最終的にそれらはすべてマージされ、ＮＡＮＤフラッシュメモリデバイスから出力される。
（【００１１】以降は省略されています）

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