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公開番号2025096875
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023212842
出願日2023-12-18
発明の名称プリント配線板
出願人イビデン株式会社
代理人個人
主分類H05K 3/46 20060101AFI20250623BHJP(他に分類されない電気技術)
要約【課題】高い品質を有するプリント配線板の提供。
【解決手段】実施形態のプリント配線板は、電子部品を実装するための電極を有する最上の導体層と、前記最上の導体層下に配置される第1ビルドアップ部と、前記第1ビルドアップ部下に配置される第3ビルドアップ部、とを有する。前記第1ビルドアップ部は複数の第1導体層と複数の第1樹脂絶縁層を有し、前記第1導体層と前記第1樹脂絶縁層は交互に積層され、前記第3ビルドアップ部は複数の第3導体層と複数の第3樹脂絶縁層を有し、前記第3導体層と前記第3樹脂絶縁層は交互に積層され、前記第1導体層はスパッタリングを用いて形成される第1シード層と前記第1シード層下に形成される第1電解めっき層で形成され、前記第3導体層は無電解めっきを用いて形成される第3シード層と前記第3シード層下に形成される第3電解めっき層で形成されている。
【選択図】図1
特許請求の範囲【請求項１】
電子部品を実装するための電極を有する最上の導体層と、
前記最上の導体層下に配置される第１ビルドアップ部と、
前記第１ビルドアップ部下に配置される第３ビルドアップ部、とを有するプリント配線板であって、
前記第１ビルドアップ部は複数の第１導体層と複数の第１樹脂絶縁層を有し、前記第１導体層と前記第１樹脂絶縁層は交互に積層され、
前記第３ビルドアップ部は複数の第３導体層と複数の第３樹脂絶縁層を有し、前記第３導体層と前記第３樹脂絶縁層は交互に積層され、
前記第１導体層はスパッタリングを用いて形成される第１シード層と前記第１シード層下に形成される第１電解めっき層で形成され、
前記第３導体層は無電解めっきを用いて形成される第３シード層と前記第３シード層下に形成される第３電解めっき層で形成されている。
続きを表示（約 1,300 文字）【請求項２】
請求項１のプリント配線板であって、前記第３導体層は、前記第３シード層内（第１か所）、もしくは、前記第３シード層と前記第３電解めっき層との間の境界部分（第２か所）にボイドを有し、前記第１導体層は、前記第１シード層内と前記第１シード層と前記第１電解めっき層との間の境界部分にボイドを有さない。
【請求項３】
請求項２のプリント配線板であって、前記ボイドは、前記第１か所と前記第２か所の両方に存在している。
【請求項４】
請求項１のプリント配線板であって、前記第３導体層は一つの前記第３樹脂絶縁層を挟む上側の第３導体層と下側の第３導体層を含み、前記第３ビルドアップ部は、前記上側の第３導体層と前記下側の第３導体層で挟まれる前記第３樹脂絶縁層を貫通し前記上側の第３導体層に含まれるパッドに至る開口と前記開口内に形成されていて前記パッドと前記下側の第３導体層とを接続する第３ビア導体を有し、前記第３ビア導体は前記パッドに接続している前記第３シード層と前記第３電解めっき層で形成されており、前記パッドと前記第３ビア導体間の接続部分はボイドを有し、前記ボイドは、前記第３シード層内（第１か所）、または、前記第３シード層と前記第３電解めっき層との間の境界部分（第２か所）、または、前記第３シード層と前記パッドとの間の境界部分（第３か所）に存在し、前記第１導体層は、前記第１シード層内と前記第１シード層と前記第１電解めっき層との間の境界部分にボイドを有さない。
【請求項５】
請求項４のプリント配線板であって、前記ボイドは、前記第２か所と前記第３か所の両方、または、前記第１か所と前記第２か所と前記第３か所の全てに存在している。
【請求項６】
請求項１のプリント配線板であって、さらに、前記第１ビルドアップ部と前記第３ビルドアップ間に配置されている第２ビルドアップ部を有し、前記第２ビルドアップ部は複数の第２導体層と複数の第２樹脂絶縁層を有し、前記第２導体層と前記第２樹脂絶縁層は交互に積層され、前記第２導体層は無電解めっきを用いて形成される第２シード層と前記第２シード層下に形成される第２電解めっき層で形成され、前記第２導体層は、前記第２シード層内、もしくは、前記第２シード層と前記第２電解めっき層との間の境界部分にボイドを有する。
【請求項７】
請求項１のプリント配線板であって、前記第３樹脂絶縁層は補強材を含んでおり、前記第１樹脂絶縁層は前記補強材を含んでいない。
【請求項８】
請求項１のプリント配線板であって、前記第３樹脂絶縁層の厚みは前記第１樹脂絶縁層の厚みより大きく、前記第３導体層の厚みは前記第１導体層の厚みより大きい。
【請求項９】
請求項１のプリント配線板であって、前記第１樹脂絶縁層は前記最上の導体層に接する最上の樹脂絶縁層を含み、前記第３樹脂絶縁層は最下の樹脂絶縁層を含む。
【請求項１０】
請求項１のプリント配線板であって、さらに、前記電極上に形成されているバンプを含む。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書によって開示される技術は、プリント配線板に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
特許文献１は、層間樹脂絶縁層にバイアホール形成用開孔を形成することと、バイアホール形成用開孔を有する層間絶縁層の表面にスパッタリングで合金層を形成すること、を含むプリント配線板の製造方法を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０００－１２４６０２号公報
【発明の概要】
【０００４】
［特許文献１の課題］
スパッタリングは真空中で行われる。複数の導体層を含むプリント配線板が形成される場合、すべての導体層のシード層をスパッタリングで形成することは生産性に影響を与えると考えられる。生産コストが高くなると考えられる。
【課題を解決するための手段】
【０００５】
本発明のプリント配線板は、電子部品を実装するための電極を有する最上の導体層と、前記最上の導体層下に配置される第１ビルドアップ部と、前記第１ビルドアップ部下に配置される第３ビルドアップ部、とを有する。前記第１ビルドアップ部は複数の第１導体層と複数の第１樹脂絶縁層を有し、前記第１導体層と前記第１樹脂絶縁層は交互に積層され、前記第３ビルドアップ部は複数の第３導体層と複数の第３樹脂絶縁層を有し、前記第３導体層と前記第３樹脂絶縁層は交互に積層され、前記第１導体層はスパッタリングを用いて形成される第１シード層と前記第１シード層下に形成される第１電解めっき層で形成され、前記第３導体層は無電解めっきを用いて形成される第３シード層と前記第３シード層下に形成される第３電解めっき層で形成されている。
【０００６】
本発明の実施形態のプリント配線板は、スパッタリングを用いて形成される第１シード層を含む第１導体層と、無電解めっきを用いて形成される第３シード層を含む第３導体層を有する。そのため、すべての導体層のシード層がスパッタリングで形成されない。プリント配線板の生産性が低下しがたい。実施形態は生産コストを抑制することができる。
【図面の簡単な説明】
【０００７】
実施形態のプリント配線板を模式的に示す断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
【発明を実施するための形態】
【０００８】
［実施形態］
図１は実施形態のプリント配線板２を示す断面図である。図２と図３は実施形態のプリント配線板２の一部を示す拡大断面図である。図１に示されるように、プリント配線板２は上面２ａと上面２ａと反対側の下面２ｂを有する。上面２ａは第１電子部品Ｅ１を搭載するための第１搭載領域Ａ１と第２電子部品Ｅ２を搭載するための第２搭載領域Ａ２を有する。第１搭載領域Ａ１は第１電子部品Ｅ１直下に位置する。第２搭載領域Ａ２は第２電子部品Ｅ２直下に位置する。第１電子部品Ｅ１と第２電子部品Ｅ２の例はロジックＩＣ、メモリ等の電子部品である。ロジックＩＣの例はマイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）等である。
【０００９】
プリント配線板２は第３ビルドアップ部６０と第２ビルドアップ部４０と第１ビルドアップ部２０と最上の導体層１０とソルダーレジスト層８０とバンプ９０ａ～９０ｆを有する。プリント配線板２はコア基板を有さない。プリント配線板２は非対称基板である。第１ビルドアップ部２０は最上の導体層１０下に配置されている。第１ビルドアップ部２０は最上の導体層１０の直下に配置される。第２ビルドアップ部４０は第１ビルドアップ部２０下に配置されている。第３ビルドアップ部６０は第２ビルドアップ部４０下に配置されている。ソルダーレジスト層８０は最上の導体層１０と第１ビルドアップ部２０上に配置されている。バンプ９０ａ～９０ｆはソルダーレジスト層８０を貫通する開口８２内とソルダーレジスト層８０上に形成されている。バンプ９０ａ～９０ｆを介して第１電子部品Ｅ１と第２電子部品Ｅ２がプリント配線板２上に実装される。実施形態は第２ビルドアップ部４０を削除することができる。その場合、第３ビルドアップ部６０と第３ビルドアップ部６０上の第１ビルドアップ部２０と第１ビルドアップ部２０上の最上の導体層１０と第１ビルドアップ部２０と最上の導体層１０上のソルダーレジスト層８０とバンプ９０ａ～９０ｆでプリント配線板が形成される。
【００１０】
最上の導体層１０は電子部品Ｅ１、Ｅ２を実装するための電極１２ａ～１２ｆを含む。電極１２ａ～１２ｃは第１電子部品Ｅ１と電気的に繋がっている。電極１２ｄ～１２ｆは第２電子部品Ｅ２と電気的に繋がっている。最上の導体層１０は主に銅によって形成される。バンプ９０ａ～９０ｆは各電極１２ａ～１２ｆ上に形成されている。バンプ９０ａ～９０ｆは半田、または、めっきで形成されている。第１電子部品Ｅ１と第２電子部品Ｅ２はバンプ９０ａ～９０ｆ上に搭載される。第１電子部品Ｅ１と第２電子部品Ｅ２はバンプ９０ａ～９０ｆを介して電極１２ａ～１２ｆ上に実装される。
（【００１１】以降は省略されています）

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