特許ウォッチ

公開番号2025107491
公報種別公開特許公報(A)
公開日2025-07-17
出願番号2025082007,2022567017
出願日2025-05-15,2021-12-03
発明の名称超接合半導体装置
出願人富士電機株式会社,国立研究開発法人産業技術総合研究所
代理人弁理士法人酒井総合特許事務所
主分類H10D 30/66 20250101AFI20250710BHJP()
要約【課題】チャネルストッパ付近の電界を緩和し、エッジ終端領域での耐圧の低下を防止できる超接合半導体装置を提供する。
【解決手段】超接合半導体装置40は、活性領域30と、終端構造部31と、を有する。活性領域30および終端構造部31は、第1導電型の半導体基板と、第1導電型の第1半導体層と、ストライプ状の第1導電型の第1カラム4とストライプ状の第2導電型の第2カラム3とがおもて面に平行な方向に繰り返し交互に配置された並列pn構造19とを備える。終端構造部31は、並列pn構造19の表面層にチャネルストッパを備え、並列pn構造19は、第2カラム3の長手方向で、第2カラム3とチャネルストッパとは0.1μm以上離れている。
【選択図】図3
特許請求の範囲【請求項１】
電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
前記活性領域および前記終端構造部は、
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の表面に設けられた、ストライプ状の第１導電型の第１カラムとストライプ状の第２導電型の第２カラムとが前記おもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造と、
を備え、
前記終端構造部は、平面視において前記並列ｐｎ構造を取り囲むように配置されたチャネルストッパを備え、
前記並列ｐｎ構造の前記第２カラムは、前記第２カラムの長手方向で、前記チャネルストッパと離して設けられ、
前記並列ｐｎ構造の前記第２カラムの長手方向の端部において、前記第２カラムの幅と前記第２カラムの不純物濃度の積が、前記第１カラムの幅と前記第１カラムの不純物濃度の積と同じまたはより大きく、
前記第２カラムの長手方向で、前記第２カラムと前記チャネルストッパとは０．１μｍ以上離れ、
前記第２カラムは、第２導電型の不純物が注入され、注入された不純物の活性化率は７０％より大きく９０％以下であることを特徴とする超接合半導体装置。
続きを表示（約 1,500 文字）【請求項２】
電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
前記活性領域および前記終端構造部は、
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の表面に設けられた、ストライプ状の第１導電型の第１カラムとストライプ状の第２導電型の第２カラムとが前記おもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造と、
を備え、
前記終端構造部は、平面視において前記並列ｐｎ構造を取り囲むように配置されたチャネルストッパを備え、
前記並列ｐｎ構造の前記第２カラムは、前記第２カラムの長手方向で、前記チャネルストッパと離して設けられ、
前記並列ｐｎ構造の前記第２カラムの長手方向の端部において、前記第２カラムの幅と前記第２カラムの不純物濃度の積が、前記第１カラムの幅と前記第１カラムの不純物濃度の積より大きく、
前記第２カラムの幅が、前記第１カラムの幅に対して＋５０％以下であり、
前記第２カラムの長手方向で、前記第２カラムと前記チャネルストッパとは０．４μｍ以上離れていることを特徴とする超接合半導体装置。
【請求項３】
前記並列ｐｎ構造の前記第２カラムが、表面電極電位と直接接続された前記第２カラムの長手方向で、前記チャネルストッパと離間する距離は、前記チャネルストッパの直線部では一様であり、前記チャネルストッパのコーナー部では、前記直線部の距離と同じまたはより長いことを特徴とする請求項１または２に記載の超接合半導体装置。
【請求項４】
前記並列ｐｎ構造の前記第２カラムの長手方向の端部のそれぞれは、前記チャネルストッパのコーナー部では、前記チャネルストッパの曲率に合わせて傾斜していることを特徴とする請求項１～３のいずれか一つに記載の超接合半導体装置。
【請求項５】
前記活性領域が、
前記並列ｐｎ構造の表面側に設けられた、第２導電型の第２半導体層と、
前記第２半導体層の表面層に選択的に設けられた、第１導電型の第１半導体領域と、
前記第２半導体層の表面側に設けられた、前記第２半導体層に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面側に設けられた、ゲート電極と、
を備えることを特徴とする請求項１～４のいずれか一つに記載の超接合半導体装置。
【請求項６】
前記並列ｐｎ構造の前記第１カラムおよび前記第２カラムは、前記半導体基板に達していないことを特徴とする請求項１～５のいずれか一つに記載の超接合半導体装置。
【請求項７】
前記半導体基板は、ワイドバンドギャップ半導体で構成されていることを特徴とする請求項１～６のいずれか一つに記載の超接合半導体装置。
【請求項８】
前記チャネルストッパは、第１導電型であることを特徴とする請求項１～７のいずれか一つに記載の超接合半導体装置。
【請求項９】
前記半導体基板は、炭化珪素半導体であり、
前記第１導電型は、窒素を前記炭化珪素半導体に添加することにより形成されたｎ型であり、
前記第２導電型は、アルミニウムを前記炭化珪素半導体に添加することにより形成されたｐ型であることを特徴とする請求項１～８のいずれか一つに記載の超接合半導体装置。

発明の詳細な説明【技術分野】
【０００１】
この発明は、超接合半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
通常のｎ型チャネル縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗の低減には、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。
【０００３】
しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。
【０００４】
上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：ＳｕｐｅｒＪｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造（ＳＪ構造）を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。
【０００５】
図２４は、従来の超接合半導体装置の構造を示す平面図である。図２４に示すように、ＳＪ－ＭＯＳＦＥＴ１４０は、活性領域１３０と、活性領域１３０の周囲を囲むエッジ終端領域１３１とを備える。活性領域１３０は、オン状態のときに電流が流れる領域である。エッジ終端領域１３１は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【０００６】
ＳＪ－ＭＯＳＦＥＴ１４０は、活性領域１３０およびエッジ終端領域１３１に、ｐ型カラム領域１０３とｎ型カラム領域１０４とを交互に繰り返し並べた並列構造（以降、並列ｐｎ構造１１９と称する）を有している。並列ｐｎ構造１１９では、ｐ型カラム領域１０３およびｎ型カラム領域１０４に含まれる不純物量を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
【０００７】
図２５は、従来の超接合半導体装置の構造を示す断面図である。図２５（ａ）は、図２４のＹ－Ｙ’断面図である。図２５（ｂ）は、図２４のＸ－Ｘ’断面図である。図２５（ｃ）は、図２４のＸ１－Ｘ１’断面図である。また、図２５（ｂ）は、図２５（ａ）のＡの部分の断面図である。図２５（ｃ）は、図２５（ａ）のＢの部分の断面図である。
【０００８】
図２５（ａ）～図２５（ｃ）に示すように、ＳＪ－ＭＯＳＦＥＴ１４０は、高不純物濃度のｎ
+
型半導体基板１０１にｎ型ドリフト層１０２を成長させたウエハを材料とする。ｎ型ドリフト層１０２中に、ウエハ表面からｎ型ドリフト層１０２を貫き、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型カラム領域１０３と、ｐ型カラム領域１０３に挟まれたｎ型カラム領域１０４とを基板主面に平行な面において交互に繰り返し並べた並列ｐｎ構造１１９を有している。図２５（ａ）および図２５（ｂ）では、ｐ型カラム領域１０３はｎ
+
型半導体基板１０１に到達しているが、ｎ
+
型半導体基板１０１に到達しなくてもよい。
【０００９】
活性領域１３０では、ＳＪ－ＭＯＳＦＥＴ１４０の並列ｐｎ構造１１９上には、ｐ型ベース領域１０６が設けられる。ｐ型ベース領域１０６の内部に、ｎ
+
型ソース領域１０７が設けられている。ｐ型ベース領域１０６の内部にｐ
+
型コンタクト領域を設けてもよい。また、ｐ型ベース領域１０６およびｎ
+
型ソース領域１０７を貫通してｐ型カラム領域１０３に達するトレンチ１１８が設けられている。このトレンチ１１８の側面と接するようにｎ
+
型ソース領域１０７が配置されている。
【００１０】
また、並列ｐｎ構造１１９内には、トレンチ１１８の底面全体を覆うように第１ｐ
+
型ベース領域１１４が選択的に設けられている。並列ｐｎ構造１１９のｎ
+
型半導体基板１０１側に対して反対側の表面層には、第２ｐ
+
型ベース領域１１５が選択的に設けられている。
（【００１１】以降は省略されています）

関連特許