TOP
|
特許
|
意匠
|
商標
特許ウォッチ
Twitter
他の特許を見る
10個以上の画像は省略されています。
公開番号
2025143994
公報種別
公開特許公報(A)
公開日
2025-10-02
出願番号
2024043542
出願日
2024-03-19
発明の名称
半導体装置
出願人
キオクシア株式会社
代理人
個人
,
個人
,
個人
,
個人
主分類
H01L
23/12 20060101AFI20250925BHJP(基本的電気素子)
要約
【課題】クラックによる不具合を抑制する半導体装置を提供する。
【解決手段】半導体装置は、1つ以上の配線層と、前記1つ以上の配線層のうちの最上位層である第1配線層の上面に設けられた第1絶縁膜と、前記1つ以上の配線層のうちの最下位層である第2配線層11の下面に設けられた第2絶縁膜21と、を含む基板及び前記基板上に設けられた半導体チップを備える。第2配線層は、第2絶縁膜内に設けられた開口部1bから延び、線状部分D1~D4を有する第1配線及び第2配線11aと、前記第1配線と第2配線との間にて前記開口部と対向する位置に設けられ、部分R1~R4を有する第3配線11aとを含む。
【選択図】図7
特許請求の範囲
【請求項1】
1つ以上の配線層と、前記1つ以上の配線層のうちの最上位層である第1配線層の上面に設けられた第1絶縁膜と、前記1つ以上の配線層のうちの最下位層である第2配線層の下面に設けられた第2絶縁膜と、を含む基板と、
前記基板上に設けられた半導体チップとを備え、
前記第1または第2配線層は、前記第1または第2絶縁膜内に設けられた開口部から延びる第1配線および第2配線と、前記第1配線と前記第2配線との間にて前記開口部と対向する位置に設けられた第3配線とを含む、半導体装置。
続きを表示(約 640 文字)
【請求項2】
前記第1および第2絶縁膜の少なくともいずれかは、ソルダーレジスト層である、請求項1に記載の半導体装置。
【請求項3】
前記第3配線は、平面視で前記開口部と対向する側面を有し、前記側面は、前記開口部から離れる方向に窪んだ形状を有する、請求項1に記載の半導体装置。
【請求項4】
前記側面は、平面視で曲線状の形状を有する、請求項3に記載の半導体装置。
【請求項5】
前記側面は、平面視で鋭角または直角をなす形状を有する、請求項3に記載の半導体装置。
【請求項6】
前記第3配線は、前記第1および第2配線と電気的に絶縁されている、請求項1に記載の半導体装置。
【請求項7】
前記第3配線は、前記半導体装置の制御に用いられないダミー配線である、請求項1に記載の半導体装置。
【請求項8】
前記第3配線は、前記開口部から前記第1または第2絶縁膜内に生じたクラックの進展方向を変更するガイドとして機能する、請求項1に記載の半導体装置。
【請求項9】
前記開口部は、平面視で前記第1または第2絶縁膜に対し突出した1つ以上の突出部分を有する、請求項1に記載の半導体装置。
【請求項10】
前記1つ以上の突出部分は、平面視で前記第1配線と前記第2配線との間に設けられた第1突出部分を含む、請求項9に記載の半導体装置。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
続きを表示(約 1,700 文字)
【背景技術】
【0002】
半導体パッケージでは、クラックの発生が問題となる場合がある。例えば、SR(ソルダーレジスト)層に設けられたEB(エッチバック)開口部から、SR層の内部へとクラックが進展し、半導体パッケージに不具合が生じるおそれがある。
【先行技術文献】
【特許文献】
【0003】
米国特許出願公開US2022/0352023号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
クラックによる不具合を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、1つ以上の配線層と、前記1つ以上の配線層のうちの最上位層である第1配線層の上面に設けられた第1絶縁膜と、前記1つ以上の配線層のうちの最下位層である第2配線層の下面に設けられた第2絶縁膜と、を含む基板を備える。前記装置はさらに、前記基板上に設けられた半導体チップを備える。前記第1または第2配線層は、前記第1または第2絶縁膜内に設けられた開口部から延びる第1配線および第2配線と、前記第1配線と前記第2配線との間にて前記開口部と対向する位置に設けられた第3配線とを含む。
【図面の簡単な説明】
【0006】
第1実施形態の半導体装置の構造を示す断面図である。
第1実施形態の半導体装置のクラックについて説明するための断面図である。
第1実施形態の比較例の半導体装置の構造を示す平面図である。
第1実施形態の比較例の半導体装置のEB開口部について説明するための平面図である。
第1実施形態の比較例の半導体装置のクラックについて説明するための平面図である。
第1実施形態の比較例の半導体装置のクラックについて説明するための別の平面図である。
第1実施形態の半導体装置の構造を示す平面図である。
第1実施形態の半導体装置のダミー配線の種々の例を示す平面図である。
第1実施形態の第1および第2変形例のEB開口部を示す平面図である。
第1実施形態の第3および第4変形例のEB開口部を示す平面図である。
第2実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0007】
以下、本発明の実施形態を、図面を参照して説明する。図1~図11において、同一の構成には同一の符号を付し、重複する説明は省略する。
【0008】
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。図1では、本実施形態の半導体装置が、半導体パッケージの形態を有する。本実施形態の半導体装置は、基板1と、半導体チップ3と、樹脂層4と、樹脂層5と、複数のボンディングワイヤ6と、複数のソルダーボール7とを備える。図1の断面には、上記複数のボンディングワイヤ6のうちの1つと、上記複数のソルダーボール7のうちの1つとが示され、その他のボンディングワイヤ6やソルダーボール7は、別の断面に含まれている。
【0009】
基板1は、配線層11と、複数のビアプラグ12と、配線層13と、複数のビアプラグ14と、配線層15と、樹脂層21~27とを含む。図1の断面には、上記複数のビアプラグ12のうちの2つと、上記複数のビアプラグ14のうちの2つとが示され、その他のビアプラグ12、14は、別の断面に含まれている。配線層11、13、15は、1つ以上の配線層の例である。配線層15は第1配線層の例であり、配線層11は第2配線層の例である。樹脂層27は第1絶縁膜の例であり、樹脂層21は第2絶縁膜の例である。
【0010】
基板1は例えば、プリント基板などの配線基板である。図1は、基板1の上面Faと、基板1の下面Fbとを示す。図1はさらに、基板1の上面Faや下面Fbに平行で互いに垂直なX方向およびY方向と、基板1の上面Faや下面Fbに垂直なZ方向とを示す。X方向、Y方向、およびZ方向は、互いに交差している。
(【0011】以降は省略されています)
この特許をJ-PlatPat(特許庁公式サイト)で参照する
関連特許
キオクシア株式会社
記憶装置
3日前
キオクシア株式会社
記憶装置
1日前
キオクシア株式会社
記憶装置
7日前
キオクシア株式会社
記憶装置
1日前
キオクシア株式会社
磁気メモリ
1か月前
キオクシア株式会社
半導体装置
7日前
キオクシア株式会社
半導体装置
1日前
キオクシア株式会社
半導体装置
今日
キオクシア株式会社
半導体装置
今日
キオクシア株式会社
情報処理装置
15日前
キオクシア株式会社
磁気記憶装置
1日前
キオクシア株式会社
通信システム
1日前
キオクシア株式会社
基板ユニット
3日前
キオクシア株式会社
磁気記憶装置
3日前
キオクシア株式会社
磁気記憶装置
今日
キオクシア株式会社
磁気記憶装置
3日前
キオクシア株式会社
磁気記憶装置
1日前
キオクシア株式会社
メモリデバイス
6日前
キオクシア株式会社
半導体記憶装置
23日前
キオクシア株式会社
半導体記憶装置
3日前
キオクシア株式会社
半導体記憶装置
3日前
キオクシア株式会社
メモリシステム
23日前
キオクシア株式会社
半導体記憶装置
3日前
キオクシア株式会社
半導体記憶装置
15日前
キオクシア株式会社
メモリデバイス
15日前
キオクシア株式会社
半導体記憶装置
13日前
キオクシア株式会社
半導体記憶装置
13日前
キオクシア株式会社
メモリシステム
13日前
キオクシア株式会社
半導体記憶装置
27日前
キオクシア株式会社
半導体記憶装置
14日前
キオクシア株式会社
半導体記憶装置
3日前
キオクシア株式会社
半導体記憶装置
1日前
キオクシア株式会社
半導体記憶装置
1日前
キオクシア株式会社
半導体記憶装置
今日
キオクシア株式会社
メモリシステム
今日
キオクシア株式会社
半導体記憶装置
今日
続きを見る
他の特許を見る