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公開番号2025132101
公報種別公開特許公報(A)
公開日2025-09-10
出願番号2024029445
出願日2024-02-29
発明の名称レギュレーター回路、回路装置及び発振器
出願人セイコーエプソン株式会社
代理人個人,個人,個人,個人
主分類G05F 1/56 20060101AFI20250903BHJP(制御;調整)
要約【課題】回路の小面積化と低ノイズ化を実現できるレギュレーター回路等の提供。
【解決手段】レギュレーター回路30は、第1電源ノードとレギュレート電圧VREGの出力ノードとの間に設けられるN型の出力トランジスターと、基準電圧が第1入力端子に入力され、レギュレート電圧VREGに基づくフィードバック電圧VFBが第2入力端子に入力される演算増幅器OPと、演算増幅器OPの出力電圧をフィルタリングした駆動電圧VDを出力トランジスターTRQのゲートに出力するローパスフィルター回路と40を含む。ローパスフィルター回路40は、出力トランジスターTRQのゲートと第2電源ノードとの間に設けられ、出力トランジスターTRQよりも耐圧が低いトランジスターにより構成されるMOSキャパシターを含む。
【選択図】図1
特許請求の範囲【請求項１】
第１電源ノードとレギュレート電圧の出力ノードとの間に設けられるＮ型の出力トランジスターと、
基準電圧が第１入力端子に入力され、前記レギュレート電圧に基づくフィードバック電圧が第２入力端子に入力される演算増幅器と、
前記演算増幅器の出力電圧をフィルタリングした駆動電圧を前記出力トランジスターのゲートに出力するローパスフィルター回路と、
を含み、
前記ローパスフィルター回路は、
前記出力トランジスターのゲートと第２電源ノードとの間に設けられ、前記出力トランジスターよりも耐圧が低いトランジスターにより構成されるＭＯＳキャパシターを含むことを特徴とするレギュレーター回路。
続きを表示（約 1,200 文字）【請求項２】
請求項１に記載されたレギュレーター回路において、
前記ローパスフィルター回路は、
前記出力トランジスターのゲートと前記ＭＯＳキャパシターのゲートとの間に設けられるアナログスイッチを含むことを特徴とするレギュレーター回路。
【請求項３】
請求項２に記載されたレギュレーター回路において、
前記アナログスイッチは、Ｐ型のトランジスターであることを特徴とするレギュレーター回路。
【請求項４】
請求項３に記載されたレギュレーター回路において、
前記Ｐ型のトランジスターのバックゲートはソースに接続されていることを特徴とするレギュレーター回路。
【請求項５】
請求項２に記載されたレギュレーター回路において、
通常動作モード及びテストモードを有し、
前記アナログスイッチは、前記通常動作モードのときにオンになり、前記テストモードのときにオフになることを特徴とするレギュレーター回路。
【請求項６】
請求項２に記載されたレギュレーター回路において、
通常動作モード及びテストモードを有し、
前記レギュレート電圧をＶＲＥＧとし、前記出力トランジスターのゲート－ソース間電圧をＶＧＳとし、前記ＭＯＳキャパシターの耐圧をＶＭＯＳとし、前記アナログスイッチの耐圧をＶＳＷとしたとき、
前記通常動作モードにおいて、前記アナログスイッチがオンになり、且つ、ＶＲＥＧ＋ＶＧＳ＜ＶＭＯＳを満たし、
前記テストモードにおいて、前記アナログスイッチがオフになり、且つ、ＶＭＯＳ＜ＶＲＥＧ＋ＶＧＳ＜ＶＳＷを満たすことを特徴とするレギュレーター回路。
【請求項７】
請求項１に記載されたレギュレーター回路において、
前記ローパスフィルター回路は、
前記出力トランジスターのゲートと前記第２電源ノードとの間に、前記ＭＯＳキャパシターと並列に設けられる位相補償用のキャパシターを含むことを特徴とするレギュレーター回路。
【請求項８】
請求項７に記載されたレギュレーター回路において、
前記位相補償用のキャパシターの耐圧は、前記ＭＯＳキャパシターの耐圧よりも高いことを特徴とするレギュレーター回路。
【請求項９】
請求項１に記載されたレギュレーター回路において、
前記ローパスフィルター回路は、
前記演算増幅器の出力端子と前記出力トランジスターのゲートとの間に設けられる抵抗を含むことを特徴とするレギュレーター回路。
【請求項１０】
請求項１に記載されたレギュレーター回路において、
前記レギュレート電圧の前記出力ノードと前記第２電源ノードとの間に設けられ、前記フィードバック電圧を出力するフィードバック回路を含むことを特徴とするレギュレーター回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、レギュレーター回路、回路装置及び発振器等に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来より電源電圧を降圧してレギュレート電圧を生成するレギュレーター回路が知られている。例えば特許文献１には、一方の入力端子に基準電圧が入力され、他方の入力端子にフィードバック電圧が入力される演算増幅器と、この演算増幅器の出力信号がゲートに入力され、電源ノードと出力ノードとの間に設けられたソースフォロワー接続の出力トランジスターを有するレギュレーター回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０１４／２０７９６９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のようなレギュレーター回路において、低ノイズ化のために、キャパシターを有するローパスフィルター回路を設けることが考えられる。そして、このキャパシターとして、ＭＯＳのトランジスターにより構成されるＭＯＳキャパシターを用いた場合、耐圧を高くしようとすると、ＭＯＳキャパシターのゲート酸化膜厚が大きくなり、単位面積当たりの容量値が小さくなる。そのため、必要な容量値を確保するために大きい回路面積のキャパシターが必要になってしまうという課題があった。
【課題を解決するための手段】
【０００５】
本開示の一態様は、第１電源ノードとレギュレート電圧の出力ノードとの間に設けられるＮ型の出力トランジスターと、基準電圧が第１入力端子に入力され、前記レギュレート電圧に基づくフィードバック電圧が第２入力端子に入力される演算増幅器と、前記演算増幅器の出力電圧をフィルタリングした駆動電圧を前記出力トランジスターのゲートに出力するローパスフィルター回路と、を含み、前記ローパスフィルター回路は、前記出力トランジスターのゲートと第２電源ノードとの間に設けられ、前記出力トランジスターよりも耐圧が低いトランジスターにより構成されるＭＯＳキャパシターを含むレギュレーター回路に関係する。
【０００６】
本開示の他の態様は、上記に記載されたレギュレーター回路を含む電源回路と、振動子を発振させる発振回路と、前記発振回路からの発振クロック信号に基づいて、クロック信号を生成するクロック信号生成回路と、を含む回路装置に関係する。
【０００７】
本開示の他の態様は、上記に記載された回路装置と、前記振動子と、を含む発振器に関係する。
【図面の簡単な説明】
【０００８】
本実施形態のレギュレーター回路の構成例。
アナログスイッチを設けたレギュレーター回路の構成例。
アナログスイッチの構成例。
フィードバック回路の構成例。
出力トランジスターに流れる電流とゲートに入力される駆動電圧の特性例。
レギュレーター回路のＰＳＲＲの特性例。
レギュレーター回路の他の構成例。
レギュレーター回路を含む回路装置と、回路装置を含む発振器の構成例。
クロック信号生成回路の一例であるＰＬＬ回路の構成例。
【発明を実施するための形態】
【０００９】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【００１０】
１．レギュレーター回路
図１に本実施形態のレギュレーター回路３０の構成例を示す。レギュレーター回路３０は、出力トランジスターＴＲＱと、演算増幅器ＯＰと、ローパスフィルター回路４０を含む。またレギュレーター回路３０はフィードバック回路５０を含むことができる。レギュレーター回路３０は、電源電圧ＶＤＤを降圧して、レギュレート電圧ＶＲＥＧを生成する回路である。なおレギュレーター回路３０は、図１の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したり、一部の構成要素を他の構成要素に置き換えるなどの種々の変形実施が可能である。
（【００１１】以降は省略されています）

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