特許ウォッチ

公開番号2025133130
公報種別公開特許公報(A)
公開日2025-09-11
出願番号2024030876
出願日2024-03-01
発明の名称半導体素子
出願人豊田合成株式会社
代理人弁理士法人あいち国際特許事務所
主分類H10D 30/83 20250101AFI20250904BHJP()
要約【課題】リーク電流およびターンオン時間が低減された半導体素子を提供する。
【解決手段】III族窒化物半導体を用いた半導体素子は、第3半導体層13上のうちゲート電極20とドレイン電極22の間の領域に、第4半導体層14が存在しない分極超接合領域PSJが設けられ、分極超接合領域PSJにおける第3半導体層13の厚さD2は、30nm以上であり、第4半導体層14下の第3半導体層13の厚さD1と、分極超接合領域PSJにおける第3半導体層13の厚さD2の差D3は、15nm以上であり、リーク電流が1μA以下、ターンオン時間が20ns以下である。
【選択図】図1
特許請求の範囲【請求項１】
ＩＩＩ族窒化物半導体を用いた半導体素子において、
アンドープの第１半導体層と、
前記第１半導体層上に設けられ、前記第１半導体層よりもバンドギャップエネルギーが大きいアンドープの第２半導体層と、
前記第２半導体層上に設けられ、前記第２半導体層よりもバンドギャップエネルギーが小さいアンドープの第３半導体層と、
前記第３半導体層上に設けられたｐ型の第４半導体層と、
前記第４半導体層上に設けられたゲート電極と、
前記第２半導体層上に設けられたソース電極と、
前記第２半導体層上であって前記ゲート電極を挟んで前記ソース電極と対向する位置に設けられたドレイン電極と、を有し、
前記第３半導体層上のうち前記ゲート電極と前記ドレイン電極の間の領域に、前記第４半導体層が存在しない分極超接合領域が設けられ、
前記分極超接合領域における前記第３半導体層の厚さは、３０ｎｍ以上であり、
前記第４半導体層下の前記第３半導体層の厚さと、前記分極超接合領域における前記第３半導体層の厚さの差は、１５ｎｍ以上であり、
リーク電流が１μＡ以下、ターンオン時間が２０ｎｓ以下である、半導体素子。
続きを表示（約 710 文字）【請求項２】
前記第４半導体層下の前記第３半導体層の厚さと、前記分極超接合領域における前記第３半導体層の厚さの差は、２０ｎｍ以上である、請求項１に記載の半導体素子。
【請求項３】
前記第４半導体層下の前記第３半導体層の厚さは、９０ｎｍ以上である、請求項１に記載の半導体素子。
【請求項４】
前記分極超接合領域における前記第３半導体層のｐ型不純物濃度は、５×１０
１８
／ｃｍ
３
以下である、請求項１に記載の半導体素子。
【請求項５】
前記分極超接合領域における前記第３半導体層のｐ型不純物濃度は、１×１０
１８
／ｃｍ
３
以下である、請求項１に記載の半導体素子。
【請求項６】
前記第１半導体層中であって前記第１半導体層と前記第２半導体層の界面近傍に形成される二次元電子ガスの濃度は、１．２×１０
１３
／ｃｍ
２
以上であり、
前記第３半導体層中であって前記第２半導体層と前記第３半導体層の界面近傍に形成される二次元ホールガスの濃度は、０．８×１０
１３
／ｃｍ
２
以上であり、
前記二次元電子ガスの濃度と前記二次元ホールガスの濃度との差は、０．８×１０
１３
／ｃｍ
２
以下である、請求項１に記載の半導体素子。
【請求項７】
前記分極超接合領域における前記第３半導体層の厚さの面内ばらつきが１０～３０ｎｍである、請求項１に記載の半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
ＩＩＩ族窒化物半導体を用いた半導体素子として、分極超接合領域を有した電界効果トランジスタ（ＦＥＴ）が知られている（たとえば特許文献１）。
【０００３】
特許文献１には、アンドープＧａＮからなる第１半導体層、アンドープＡｌＧａＮからなる第２半導体層、アンドープＧａＮからなる第３半導体層、ｐ－ＧａＮからなる第４半導体層を順に積層した構造と、第４半導体層上に設けられたゲート電極と、第２半導体層上にゲート電極を挟むようにして設けられたソース電極およびドレイン電極と、を有し、第３半導体層上のうちゲート電極とドレイン電極の間の領域は第４半導体層が存在しない構造が示されている。この第４半導体層が存在しない領域を分極超接合領域と呼んでいる。
【先行技術文献】
【特許文献】
【０００４】
特開２０１６－１４６３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、発明者らの検討により、第４半導体層下の第３半導体層の厚さと分極超接合領域における第３半導体層の厚さによってはリーク電流が増加したり、ターンオン時間が増加してしまうことが分かった。
【０００６】
本発明は、かかる背景に鑑みてなされたものであり、リーク電流およびターンオン時間が低減された半導体素子を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様は、
ＩＩＩ族窒化物半導体を用いた半導体素子において、
アンドープの第１半導体層と、
前記第１半導体層上に設けられ、前記第１半導体層よりもバンドギャップエネルギーが大きいアンドープの第２半導体層と、
前記第２半導体層上に設けられ、前記第２半導体層よりもバンドギャップエネルギーが小さいアンドープの第３半導体層と、
前記第３半導体層上に設けられたｐ型の第４半導体層と、
前記第４半導体層上に設けられたゲート電極と、
前記第２半導体層上に設けられたソース電極と、
前記第２半導体層上であって前記ゲート電極を挟んで前記ソース電極と対向する位置に設けられたドレイン電極と、を有し、
前記第３半導体層上のうち前記ゲート電極と前記ドレイン電極の間の領域に、前記第４半導体層が存在しない分極超接合領域が設けられ、
前記分極超接合領域における前記第３半導体層の厚さは、３０ｎｍ以上であり、
前記第４半導体層下の前記第３半導体層の厚さと、前記分極超接合領域における前記第３半導体層の厚さの差は、１５ｎｍ以上であり、
リーク電流が１μＡ以下、ターンオン時間が２０ｎｓ以下である、半導体素子にある。
【発明の効果】
【０００８】
上記態様では、分極超接合領域における第３半導体層の厚さは、３０ｎｍ以上であり、第４半導体層下の第３半導体層の厚さと、分極超接合領域における第３半導体層の厚さの差は、１５ｎｍ以上であり、リーク電流を１μＡ以下、ターンオン時間を２０ｎｓ以下に設定することができる。
【０００９】
以上、上記態様によれば、リーク電流およびターンオン時間が低減された半導体素子を提供することができる。
【図面の簡単な説明】
【００１０】
実施形態１における半導体素子の構成を示した断面図であって、基板主面に垂直な断面図。
厚さＤ２とターンオン時間の関係を示したグラフ。
深さ方向のＭｇ濃度分布を示したグラフ。
Ｍｇ濃度とターンオン時間の関係を示したグラフ。
第３半導体層と第４半導体層の総膜厚の面内ばらつきについて示したグラフ。
厚さＤ２の面内ばらつきについて示したグラフ。
電流電圧特性について示したグラフ。
厚さＤ２とリーク電流の関係を示したグラフ。
厚さＤ２と２ＤＥＧおよび２ＤＨＧのキャリア濃度の関係を示したグラフ。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許