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公開番号2025139377
公報種別公開特許公報(A)
公開日2025-09-26
出願番号2024038286
出願日2024-03-12
発明の名称半導体装置、PWM装置、半導体装置を製造する方法、プログラム
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03K 5/04 20060101AFI20250918BHJP(基本電子回路)
要約【課題】遅延回路の遅延量の調整のための遅延測定を可能にする回路を含む半導体装置を提供できる。
【解決手段】半導体装置13は、信号生成回路21、信号伝搬回路23、及び入出力回路25を含む。信号生成回路21は、トリミング可能な遅延時間の遅延信号を生成する遅延回路27を含む。信号伝搬回路23は信号取込回路29の直列接続31を含み、直列接続31は、信号伝搬回路23の入力からの信号を伝搬信号SPGTとして伝搬させる伝搬ライン33を形成する。信号取込回路29の各々は、クロック信号CLKに同期して伝搬信号SPGTを取り込み、伝搬信号SPGTの取込値から取込信号SLATを生成する。入出力回路25では。出力回路35は、取込信号SLATに関連付けられた特定信号SDETから出力信号SOUTを生成する。入力回路37は、遅延時間を特定するトリミングコード信号STRMを外部から受けて、信号生成回路21に提供する。
【選択図】図1
特許請求の範囲【請求項１】
信号生成回路、前記信号生成回路に接続される信号伝搬回路、並びに前記信号生成回路及び前記信号伝搬回路に接続される入出力回路を備える半導体装置であって、
前記信号生成回路は、
制御対象を制御する基礎信号を受けるように構成される信号入力と、
互いに異なるトリミング可能な複数の遅延時間の遅延信号を前記信号入力の信号から生成可能であるように構成される遅延回路と、
前記遅延回路からの信号を提供する信号出力と、
を備え、
前記信号伝搬回路は、
クロック信号及び前記クロック信号と異なる信号を受けるように構成される入力と、
複数の信号取込回路と、
前記入出力回路に接続される１又は複数の出力と、
を備え、
前記信号取込回路は、直列に接続されて少なくとも１つの直列接続を形成し、前記信号取込回路の前記直列接続は、前記直列接続の初段から最終段への方向に、前記信号伝搬回路の前記入力からの信号を伝搬させる伝搬ラインを形成するように構成され、
前記信号伝搬回路は、前記伝搬ラインの前記信号取込回路が、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期して、前記伝搬ラインにおける遅延測定のために前記伝搬ラインを伝搬中の伝搬信号の取込みを行って複数の取込信号を生成するように構成され、
前記信号伝搬回路は、前記取込信号に関連付けられた１又は複数の特定信号を生成するように構成され、
前記入出力回路は、
前記特定信号を受けるように構成される１又は複数の信号入力と、
当該半導体装置の外部に提供されるべき出力信号を前記特定信号の少なくとも一部から生成するように構成される出力回路と、
前記遅延測定の結果に基づき特定されるトリミングコード信号を前記半導体装置の外部から受けるように構成される入力回路と、
前記トリミングコード信号を提供するように構成されるトリミング出力と、
を備え、
前記信号生成回路は、前記トリミング出力を介して前記入出力回路に接続されるトリミング入力を有する、
半導体装置。
続きを表示（約 2,200 文字）【請求項２】
制御回路を更に備え、
前記信号生成回路は、前記制御回路の制御に応答して、少なくとも１つの遷移を含む基準信号を前記信号伝搬回路に提供するように構成され、
前記信号伝搬回路は、前記基準信号から前記伝搬信号を生成するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、当該半導体装置の外部に前記出力回路を介して前記出力信号を提供するように構成され、
前記トリミングコード信号は、前記出力信号に基づき特定される、
請求項１に記載された半導体装置。
【請求項３】
前記信号伝搬回路は、前記制御回路の制御に応答して、第１信号を前記基準信号として受けるように構成され、
前記信号伝搬回路は、前記第１信号の伝搬に応答して、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方において第１取込信号を前記取込信号として生成すると共に前記第１取込信号から生成された第１特定信号を前記特定信号として前記入出力回路に提供するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記第１特定信号に関連付けられる第１出力信号を前記出力信号として生成するように構成される、
請求項２に記載された半導体装置。
【請求項４】
前記信号伝搬回路は、前記制御回路の制御に応答して、第２信号を前記基準信号として受けるように構成され、
前記信号伝搬回路は、前記第２信号の伝搬に応答して、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方において第２取込信号を前記取込信号として生成すると共に前記第２取込信号から生成された第２特定信号を前記特定信号として前記入出力回路に提供するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記第２特定信号に関連付けられる第２出力信号を前記出力信号として生成するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記第１出力信号及び前記第２出力信号に基づき特定される前記トリミングコード信号を当該半導体装置の外部から前記入力回路を介して受けるように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記トリミングコード信号を当該半導体装置の外部から前記入力回路を介して受けるように構成され、
前記トリミングコード信号は、前記第１出力信号及び前記第２出力信号に基づき特定される、
請求項３に記載された半導体装置。
【請求項５】
前記信号取込回路の前記直列接続は、前記伝搬ラインと異なる第２伝搬ラインを含み、前記第２伝搬ラインは、前記第２伝搬ラインの前記直列接続の初段から最終段への方向に、前記信号伝搬回路の前記入力からの信号を伝搬させるように構成され、
前記第２伝搬ラインの前記信号取込回路の各々は、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方において第２取込信号を生成すると共に前記第２取込信号から第２特定信号を生成するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記第２特定信号に関連付けられる第２出力信号を生成するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記第２出力信号を当該半導体装置の外部に前記出力回路を介して提供するように構成され、
前記入出力回路は、前記制御回路の制御に応答して、前記トリミングコード信号を当該半導体装置の外部から前記入力回路を介して受けるように構成され、
前記トリミングコード信号は、前記出力信号及び前記第２出力信号に基づき特定される、
請求項２に記載された半導体装置。
【請求項６】
前記信号伝搬回路は、前記信号伝搬回路の前記出力の少なくとも一部からの信号の列をバイナリ形式信号に変換するように構成される変換回路を更に含み、
前記変換回路は、前記バイナリ形式信号を前記信号伝搬回路の前記出力に提供するように構成される、
請求項１に記載された半導体装置。
【請求項７】
前記信号取込回路の各々は、ゲート回路及びデータ保持回路を含み、
前記信号取込回路の各々において、前記データ保持回路は、前記ゲート回路の入力及び出力の一方に接続され、
前記信号取込回路の前記ゲート回路は、前記伝搬ラインを形成するように直列に接続され、
前記データ保持回路は、前記クロック信号の前記立ち上がりエッジ及び前記立ち下がりエッジの一方に応答して、前記伝搬ラインにおける前記伝搬信号の値の取込みを行うように構成される、
請求項１に記載された半導体装置。
【請求項８】
前記データ保持回路の各々は、フリップフロップ回路又はラッチ回路を含む、
請求項７に記載された半導体装置。
【請求項９】
前記ゲート回路の各々は、偶数段又は奇数段の反転論理回路を含む、
請求項７に記載された半導体装置。
【請求項１０】
前記遅延回路は、複数の遅延段を含み、
前記ゲート回路の遅延時間は、前記遅延段の遅延時間より小さい、
請求項７に記載された半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、ＰＷＭ装置、半導体装置を製造する方法、及びプログラムに関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
特許文献１は、アナログ－デジタル変換回路を備える。このアナログ－デジタル変換回路は、アナログ入力信号が伝搬する遅延セルアレイ、及び遅延セルアレイに接続されるエンコーダを含む。遅延セルアレイは、直列接続された複数の遅延セルを有する。遅延セルの各々は、基準クロック信号に応答して動作する。エンコーダは、遅延セルの各段の出力信号をエンコードして、デジタル出力信号を生成する。直列接続の遅延セルは、遅延セルごとに重み付けされた遅延量を有する。エンコーダは、遅延セルの段数に対応した重み付けで、遅延セルの各段の出力信号をエンコードする。
【先行技術文献】
【特許文献】
【０００３】
特開2014-236225号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置が、半導体装置に接続される外部装置の制御を行う。この制御では、半導体装置における同期動作のためのクロック信号の周期に比べて短い時間で信号遷移のエッジを調整すること、つまり微調整することを必要とする。
【０００５】
例えば、パルス幅変調（ＰＷＭ）に基づく制御では、高分解能の制御が求められている。高分解能ＰＷＭ制御は、ＰＷＭ信号の立ち上がりエッジ又は立ち下がりエッジの微調整を必要とする。具体的には、立ち上がりエッジ及び／又は立ち下がりエッジの微調整は、小さな遅延量を用いて、調整可能な遅延回路を必要とする。また、半導体装置内の遅延回路の遅延量の測定値は、半導体装置の製造の変動だけでなく、測定環境及び／又は測定方法にも敏感である。
【０００６】
一般的には、この遅延量は、クロック周期より小さい。半導体装置のマイクロ秒未満のパルス信号を、例えばテスターといったテスト装置を用いて測定することは、容易ではない。
【０００７】
本開示は、遅延回路の遅延量の調整のための遅延測定を可能にする回路を含む半導体装置、ＰＷＭ装置、半導体装置を製造する方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の第１態様に係る半導体装置は、信号生成回路、前記信号生成回路に接続される信号伝搬回路、並びに前記信号生成回路及び前記信号伝搬回路に接続される入出力回路を備える半導体装置であって、前記信号生成回路は、制御対象を制御する基礎信号を受けるように構成される信号入力と、互いに異なるトリミング可能な複数の遅延時間の遅延信号を前記信号入力の信号から生成可能であるように構成される遅延回路と、前記遅延回路からの信号を提供する信号出力と、を備え、前記信号伝搬回路は、クロック信号及び前記クロック信号と異なる信号を受けるように構成される入力と、複数の信号取込回路と、前記入出力回路に接続される１又は複数の出力と、を備え、前記信号取込回路は、直列に接続されて少なくとも１つの直列接続を形成し、前記信号取込回路の前記直列接続は、前記直列接続の初段から最終段への方向に、前記信号伝搬回路の前記入力からの信号を伝搬させる伝搬ラインを形成するように構成され、前記信号伝搬回路は、前記伝搬ラインの前記信号取込回路が、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期して、前記伝搬ラインにおける遅延測定のために前記伝搬ラインを伝搬中の伝搬信号の取込みを行って複数の取込信号を生成するように構成され、前記信号伝搬回路は、前記取込信号に関連付けられた１又は複数の特定信号を生成するように構成され、前記入出力回路は、前記特定信号を受けるように構成される１又は複数の信号入力と、当該半導体装置の外部に提供されるべき出力信号を前記特定信号の少なくとも一部から生成するように構成される出力回路と、前記遅延測定の結果に基づき特定されるトリミングコード信号を前記半導体装置の外部から受けるように構成される入力回路と、前記トリミングコード信号を提供するように構成されるトリミング出力と、を備え、前記信号生成回路は、前記トリミング出力を介して前記入出力回路に接続されるトリミング入力を有する。
【０００９】
本開示の第２態様に係るＰＷＭ装置は、上記の態様に記載された半導体装置と、前記半導体装置によって制御される外部装置と、を備え、前記半導体装置は、前記信号生成回路からの信号に応答してＰＷＭ駆動信号を生成するように構成される駆動回路を更に含み、前記外部装置は、前記駆動回路に接続される。
【００１０】
本開示の第３態様に係る半導体装置を製造する方法は、トリミング可能であると共に未トリミングである互いに異なる複数の遅延時間の遅延信号を生成可能なように構成される遅延回路と、直列に接続された信号取込回路を含む少なくとも１つの伝搬ラインとを含む集積回路を準備することであって、少なくとも１つの前記伝搬ラインは、前記信号取込回路の直列接続における初段から最終段までの前記信号取込回路の配列を形成する、集積回路を準備することと、前記伝搬ラインに少なくとも１つの基準信号を入力することであって、前記信号取込回路の前記直列接続は、前記基準信号の入力に応答して前記伝搬ラインに伝搬信号を生成する、基準信号を入力することと、クロック信号に同期して前記伝搬ラインにおいて前記伝搬信号の値の取込みを前記信号取込回路において行って、前記信号取込回路において複数の取込信号を生成することと、前記取込信号の取込値のうち少なくとも一部分に基づいて、前記遅延回路の前記遅延時間をトリミングするためのトリミング値を生成することと、前記トリミング値を用いて前記遅延回路の遅延値を特定して、前記トリミング値を適用した遅延回路を含む半導体装置を製造することであって、前記トリミング値を適用することは、書き換え可能な不揮発性記憶素子の記憶内容を変更することを含む、半導体装置を製造することと、を備える。
（【００１１】以降は省略されています）

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