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公開番号2025142567
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042009
出願日2024-03-18
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20250924BHJP()
要約【課題】高密度化したピラーをより確実にビット線に接続すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層された積層体と、積層体の積層方向である第1の方向に積層体内を延びる半導体層をそれぞれ有し、第1の方向と交差する第2の方向おいて(2n+1)列(nは1以上の整数)に配列される複数のピラーと、複数のピラーの上端部にそれぞれ配置され、半導体層と電気的に接続される複数の第1のプラグと、複数のピラーの上方を、第2の方向に延び、複数の第1のプラグのうち対応する第1のプラグにそれぞれ電気的に接続される複数のビット線と、を備え、複数の第1のプラグは、第1の方向から見て第2の方向と交差する方向に長手方向を有する。
【選択図】図4
特許請求の範囲【請求項１】
複数の導電層が互いに離間して積層された積層体と、
前記積層体の積層方向である第１の方向に前記積層体内を延びる半導体層をそれぞれ有し、前記第１の方向と交差する第２の方向において（２ｎ＋１）列（ｎは１以上の整数）に配列される複数のピラーと、
前記複数のピラーの上端部にそれぞれ配置され、前記半導体層と電気的に接続される複数の第１のプラグと、
前記複数のピラーの上方を、前記第２の方向に延び、前記複数の第１のプラグのうち対応する第１のプラグにそれぞれ電気的に接続される複数のビット線と、を備え、
前記複数の第１のプラグは、
前記第１の方向から見て前記第２の方向と交差する方向に長手方向を有する、
半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記複数の第１のプラグの前記長手方向と前記複数のビット線とのなす角度が３０°以上６０°以下である、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１のプラグは、前記第１の方向から見て楕円形である、
請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の第１のプラグの上端部に配置され、前記複数の第１のプラグと前記複数のビット線とのうち互いに対応する第１のプラグとビット線とをそれぞれ接続する複数の第２のプラグを更に備える、
請求項１に記載の半導体記憶装置。
【請求項５】
前記複数の第２のプラグは、
前記第２の方向に長手方向を有し、
前記複数のビット線のうち接続対象のビット線と、前記第１の方向に重なる位置に配置されている、
請求項４に記載の半導体記憶装置。
【請求項６】
前記複数の第１のプラグは、
前記第１の方向から見て、前記複数のピラーの外形より小さい外形を有し、
前記複数のピラーのうち接続対象のピラーと、前記第１の方向に重なる位置に配置されている、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１の方向と、前記第１及び第２の方向に交差する第３の方向と、に前記積層体内を延びる第１の板状部と、
前記第１の板状部と前記第２の方向に離れた位置で、前記第１及び第３の方向に前記積層体内を延びる第２の板状部と、を更に備え、
前記複数のピラーは、
前記第１及び第２の板状部との間の領域内に配置される、
請求項１に記載の半導体記憶装置。
【請求項８】
前記第１の方向と、前記第１及び第２の方向に交差する第３の方向と、に前記積層体内を延びる第１の板状部と、
前記第１の板状部と前記第２の方向に離れた位置で、前記第１及び第３の方向に前記積層体内を延びる第２の板状部と、
前記複数の導電層のうち少なくとも最上層の導電層を貫通し、前記第１及び第２の板状部の間の前記積層体の領域を、互いに前記第２の方向に離れた位置で前記第３の方向に延びる複数の分離層と、を更に備え、
前記複数のピラーは、
前記複数の分離層のうち前記第２の方向で前記第１の板状部に隣接する分離層と、前記第１の板状部との間の領域、または、
前記複数の分離層のうち前記第２の方向で互いに隣接する２つの分離層の間の領域内に配置される、
請求項１に記載の半導体記憶装置。
【請求項９】
前記複数のピラーのうち、
前記複数の分離層に前記第２の方向で隣接する配列に属するピラーは、前記第１の方向から見て隣接する分離層と一部同士が重なっている、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数のピラーの配列は５列である、
請求項８に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置において高集積化が進んでいる。これにより、メモリセルが形成されるピラーが高密度化しており、個々のピラーに対応するビット線を如何に確実に接続するかが課題となっている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１６／０２４０５４７号明細書
米国特許出願公開第２０２２／００２０６８１号明細書
特開２０２２－０３７５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、高密度化したピラーをより確実にビット線に接続することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層された積層体と、前記積層体の積層方向である第１の方向に前記積層体内を延びる半導体層をそれぞれ有し、前記第１の方向と交差する第２の方向において（２ｎ＋１）列（ｎは１以上の整数）に配列される複数のピラーと、前記複数のピラーの上端部にそれぞれ配置され、前記半導体層と電気的に接続される複数の第１のプラグと、前記複数のピラーの上方を、前記第２の方向に延び、前記複数の第１のプラグのうち対応する第１のプラグにそれぞれ電気的に接続される複数のビット線と、を備え、前記複数の第１のプラグは、前記第１の方向から見て前記第２の方向と交差する方向に長手方向を有する。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置のブロック図。
実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成の一例を示す等価回路図。
実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態にかかる半導体記憶装置のメモリ領域における各種構成のレイアウトの一例を示す模式図。
実施形態にかかる半導体記憶装置１の製造方法の手順の一部を例示するフロー図。
比較例にかかる半導体記憶装置のメモリ領域における各種構成のレイアウトの一例を示す模式図。
実施形態の変形例にかかる半導体記憶装置のメモリ領域における各種構成のレイアウトの一例を示す模式図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。
【０００９】
入出力回路３１０は、半導体記憶装置１を制御する不図示のメモリコントローラ等の外部装置との信号ＤＱの入出力を制御する。入出力回路３１０は、図示しない入力回路と出力回路とを備える。
【００１０】
入力回路は、外部装置から受信した書き込みデータＷＤ等のデータＤＡＴを、データレジスタ５４０に送信し、アドレスＡＤＤをアドレスレジスタ３４０に送信し、コマンドＣＭＤをコマンドレジスタ３５０に送信する。
（【００１１】以降は省略されています）

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