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公開番号2025099913
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023216907
出願日2023-12-22
発明の名称半導体光素子、および半導体光素子の製造方法
出願人住友電気工業株式会社
代理人個人
主分類H01S 5/026 20060101AFI20250626BHJP(基本的電気素子)
要約【課題】意図しないエッチングを抑制し、かつ光の損失を抑制することが可能な半導体光素子およびその製造方法を提供する。
【解決手段】シリコン層を有する基板と、化合物半導体で形成され、前記シリコン層に接合された半導体素子で、前記シリコン層は、第1導波路、第2導波路、第1凹部、第2凹部、テラス、および第1スラブ部を有し、前記第1スラブ部の1つの端部に前記第1導波路が接続され、前記第1スラブ部のもう1つの端部に前記第2導波路が接続され、前記第1スラブ部は、前記テラスに接続され、前記第1凹部と前記第2凹部との間に位置し、前記半導体素子は、突出部と第2スラブ部と第3スラブ部とを有し、前記第2スラブ部は前記第1スラブ部に接合され、前記突出部は、前記第2スラブ部から前記第1導波路の上に突出し、前記第3スラブ部は、前記第2導波路、前記第2凹部、および前記第2導波路の両側の前記テラスの上に位置する半導体光素子。
【選択図】図2A
特許請求の範囲【請求項１】
シリコン層を有する基板と、
ＩＩＩ－Ｖ族化合物半導体で形成され、前記シリコン層に接合された半導体素子と、を具備し、
前記シリコン層は、第１導波路、第２導波路、第１凹部、第２凹部、テラス、および第１スラブ部を有し、
前記第１凹部および前記第２凹部は、前記第１導波路および前記第２導波路、前記テラスおよび前記第１スラブ部の表面よりも窪んだ部分であり、
前記第１導波路の両側に、前記第１凹部と前記テラスとがこの順番に配置され、
前記第２導波路の両側に、前記第２凹部と前記テラスとがこの順番に配置され、
前記第１スラブ部の１つの端部に前記第１導波路が接続され、前記第１スラブ部のもう１つの端部に前記第２導波路が接続され、
前記第１スラブ部は、前記テラスに接続され、前記第１凹部と前記第２凹部との間に位置し、
前記半導体素子は、突出部と第２スラブ部と第３スラブ部とを有し、
前記第２スラブ部は前記第１スラブ部に接合され、
前記突出部は、前記第２スラブ部から前記第１導波路の上に突出し、
前記第３スラブ部は、前記第２導波路、前記第２凹部、および前記第２導波路の両側の前記テラスの上に位置する半導体光素子。
続きを表示（約 1,300 文字）【請求項２】
前記第１スラブ部の幅は、前記第１導波路の幅および前記第２導波路の幅よりも大きい請求項１に記載の半導体光素子。
【請求項３】
前記第２スラブ部の幅は、前記突出部の幅よりも大きい請求項１または請求項２に記載の半導体光素子。
【請求項４】
前記第１スラブ部および前記第２スラブ部の平面形状は矩形である請求項１または請求項２に記載の半導体光素子。
【請求項５】
前記第１導波路は第１テーパ部を有し、
前記第１テーパ部の幅は、前記第１スラブ部に近いほど大きく、前記第１スラブ部から遠いほど小さく、
前記第２導波路は第２テーパ部を有し、
前記第２テーパ部の幅は、前記第１スラブ部に近いほど大きく、前記第１スラブ部から遠いほど小さい請求項１または請求項２に記載の半導体光素子。
【請求項６】
前記突出部は第３テーパ部を有し、
前記突出部の幅は、前記第２スラブ部に近いほど大きく、前記第２スラブ部から遠いほど小さい請求項１または請求項２に記載の半導体光素子。
【請求項７】
前記半導体素子の前記第２スラブ部、前記第３スラブ部および前記突出部はインジウムリンで形成されている請求項１または請求項２に記載の半導体光素子。
【請求項８】
前記シリコン層および前記半導体素子を覆う絶縁膜を具備する請求項１または請求項２に記載の半導体光素子。
【請求項９】
基板のシリコン層に、ＩＩＩ－Ｖ族化合物半導体で形成された半導体素子を接合する工程と、
前記接合された半導体素子にウェットエッチングを行う工程と、を有し、
前記シリコン層は、第１導波路、第２導波路、第１凹部、第２凹部、テラス、および第１スラブ部を有し、
前記第１凹部および前記第２凹部は、前記第１導波路および前記第２導波路、前記テラスおよび前記第１スラブ部の表面よりも窪んだ部分であり、
前記第１導波路の両側に、前記第１凹部と前記テラスとがこの順番に配置され、
前記第２導波路の両側に、前記第２凹部と前記テラスとがこの順番に配置され、
前記第１スラブ部の１つの端部に前記第１導波路が接続され、前記第１スラブ部のもう１つの端部に前記第２導波路が接続され、
前記第１スラブ部は、前記テラスに接続され、前記第１凹部と前記第２凹部との間に位置し、
前記半導体素子を接合する工程は、前記第１導波路、前記第１スラブ部、前記第２導波路、前記第１導波路および前記第２導波路の両側の前記テラスに前記半導体素子を接合する工程であり、
前記ウェットエッチングを行う工程において、前記半導体素子に突出部、第２スラブ部および第３スラブ部を形成し、
前記第２スラブ部は前記第１スラブ部に接合され、
前記突出部は、前記第２スラブ部から前記第１導波路の上に突出し、
前記第３スラブ部は、前記第２導波路、前記第２凹部、および前記第２導波路の両側の前記テラスの上に位置する半導体光素子の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は半導体光素子、および半導体光素子の製造方法に関するものである。
続きを表示（約 4,600 文字）【背景技術】
【０００２】
化合物半導体で形成され光学利得を有する半導体素子を、導波路を形成したＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板（シリコンフォトニクス）などの基板に接合することで、ハイブリッド型の半導体光素子を形成することができる（例えば非特許文献１）。接合後に、半導体素子にエッチングなどを行う。シリコンの導波路と、半導体素子との間で光を遷移させる。
【先行技術文献】
【非特許文献】
【０００３】
Ｄ．Ｈｕａｎｇ，ｅｔａｌ． “Ｈｉｇｈ－ｐｏｗｅｒｓｕｂ－ｋＨｚｌｉｎｅｗｉｄｔｈｌａｓｅｒｓｆｕｌｌｙｉｎｔｅｇｒａｔｅｄｏｎｓｉｌｉｃｏｎ” ＯｐｔｉｃａＶｏｌ．６，Ｎｏ．６７４５－７５２（Ｊｕｎｅ２０１９）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板には溝（トレンチ）が設けられている。エッチャントが溝に入り込み、半導体素子が接合界面からエッチングされることがある。半導体素子のダメージを抑制するために、意図しないエッチングを抑制することが求められる。光の損失を抑制するためには、導波路と半導体素子との間での結合効率を高めることが求められる。そこで、意図しないエッチングを抑制し、かつ光の損失を抑制することが可能な半導体光素子および半導体光素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本開示に係る半導体光素子は、シリコン層を有する基板と、ＩＩＩ－Ｖ族化合物半導体で形成され、前記シリコン層に接合された半導体素子と、を具備し、前記シリコン層は、第１導波路、第２導波路、第１凹部、第２凹部、テラス、および第１スラブ部を有し、前記第１凹部および前記第２凹部は、前記第１導波路および前記第２導波路、前記テラスおよび前記第１スラブ部の表面よりも窪んだ部分であり、前記第１導波路の両側に、前記第１凹部と前記テラスとがこの順番に配置され、前記第２導波路の両側に、前記第２凹部と前記テラスとがこの順番に配置され、前記第１スラブ部の１つの端部に前記第１導波路が接続され、前記第１スラブ部のもう１つの端部に前記第２導波路が接続され、前記第１スラブ部は、前記テラスに接続され、前記第１凹部と前記第２凹部との間に位置し、前記半導体素子は、突出部と第２スラブ部と第３スラブ部とを有し、前記第２スラブ部は前記第１スラブ部に接合され、前記突出部は、前記第２スラブ部から前記第１導波路の上に突出し、前記第３スラブ部は、前記第２導波路、前記第２凹部、および前記第２導波路の両側の前記テラスの上に位置するものである。
【発明の効果】
【０００６】
本開示によれば、意図しないエッチングを抑制し、かつ光の損失を抑制することが可能な半導体光素子および半導体光素子の製造方法を提供することが可能である。
【図面の簡単な説明】
【０００７】
図１は実施形態に係る半導体光素子を例示する平面図である。
図２ＡはＭＭＩ付近を拡大した平面図である。
図２Ｂは基板を例示する平面図である。
図３Ａは半導体光素子を例示する断面図である。
図３Ｂは半導体光素子を例示する断面図である。
図４Ａは半導体光素子を例示する断面図である。
図４Ｂは半導体光素子を例示する断面図である。
図５は半導体光素子を例示する断面図である。
図６は透過率の計算結果を例示する図である。
図７は半導体光素子の製造方法を例示する平面図である。
図８Ａは半導体光素子の製造方法を例示する断面図である。
図８Ｂは半導体光素子の製造方法を例示する断面図である。
図９Ａは半導体光素子の製造方法を例示する断面図である。
図９Ｂは半導体光素子の製造方法を例示する断面図である。
図１０は半導体光素子の製造方法を例示する平面図である。
図１１Ａは半導体光素子の製造方法を例示する断面図である。
図１１Ｂは半導体光素子の製造方法を例示する断面図である。
図１２Ａは半導体光素子の製造方法を例示する断面図である。
図１２Ｂは半導体光素子の製造方法を例示する断面図である。
図１３は半導体光素子の製造方法を例示する平面図である。
図１４Ａは半導体光素子の製造方法を例示する断面図である。
図１４Ｂは半導体光素子の製造方法を例示する断面図である。
図１５Ａは半導体光素子の製造方法を例示する断面図である。
図１５Ｂは半導体光素子の製造方法を例示する断面図である。
図１６は比較例に係る半導体光素子を例示する平面図である。
図１７Ａは半導体光素子を例示する断面図である。
図１７Ｂは半導体光素子を例示する断面図である。
図１７Ｃは半導体光素子を例示する断面図である。
【発明を実施するための形態】
【０００８】
[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。
【０００９】
本開示の一形態は、（１）シリコン層を有する基板と、ＩＩＩ－Ｖ族化合物半導体で形成され、前記シリコン層に接合された半導体素子と、を具備し、前記シリコン層は、第１導波路、第２導波路、第１凹部、第２凹部、テラス、および第１スラブ部を有し、前記第１凹部および前記第２凹部は、前記第１導波路および前記第２導波路、前記テラスおよび前記第１スラブ部の表面よりも窪んだ部分であり、前記第１導波路の両側に、前記第１凹部と前記テラスとがこの順番に配置され、前記第２導波路の両側に、前記第２凹部と前記テラスとがこの順番に配置され、前記第１スラブ部の１つの端部に前記第１導波路が接続され、前記第１スラブ部のもう１つの端部に前記第２導波路が接続され、前記第１スラブ部は、前記テラスに接続され、前記第１凹部と前記第２凹部との間に位置し、前記半導体素子は、突出部と第２スラブ部と第３スラブ部とを有し、前記第２スラブ部は前記第１スラブ部に接合され、前記突出部は、前記第２スラブ部から前記第１導波路の上に突出し、前記第３スラブ部は、前記第２導波路、前記第２凹部、および前記第２導波路の両側の前記テラスの上に位置する半導体光素子である。第２凹部が第１スラブ部と第３スラブ部とによって密閉されるため、エッチャントの第２凹部への侵入が抑制される。半導体素子の意図しないエッチングを抑制することができる。ＭＭＩが形成されるため、光の損失を抑制することができる。
（２）上記（１）において、前記第１スラブ部の幅は、前記第１導波路の幅および前記第２導波路の幅よりも大きくてもよい。ＭＭＩが形成されるため、光の損失を抑制することができる。
（３）上記（１）または（２）において、前記第２スラブ部の幅は、前記突出部の幅よりも大きくてもよい。ＭＭＩが形成されるため、光の損失を抑制することができる。
（４）上記（１）から（３）のいずれかにおいて、前記第１スラブ部および前記第２スラブ部の平面形状は矩形でもよい。ＭＭＩが形成されるため、光の損失を抑制することができる。
（５）上記（１）から（４）のいずれかにおいて、前記第１導波路は第１テーパ部を有し、前記第１テーパ部の幅は、前記第１スラブ部に近いほど大きく、前記第１スラブ部から遠いほど小さく、前記第２導波路は第２テーパ部を有し、前記第２テーパ部の幅は、前記第１スラブ部に近いほど大きく、前記第１スラブ部から遠いほど小さくてもよい。基板と半導体素子との結合効率が高くなるため、光の損失を抑制することができる。
（６）上記（１）から（５）のいずれかにおいて、前記突出部は第３テーパ部を有し、前記突出部の幅は、前記第２スラブ部に近いほど大きく、前記第２スラブ部から遠いほど小さくてもよい。光のモード形状が徐々に変化するため、光の損失を抑制することができる。
（７）上記（１）から（６）のいずれかにおいて、前記半導体素子の前記第２スラブ部、前記第３スラブ部および前記突出部はインジウムリンで形成されてもよい。ウェットエッチングにより半導体素子を加工する。エッチャントの第２凹部への侵入が抑制される。半導体素子の意図しないエッチングを抑制することができる。
（８）上記（１）から（７）のいずれかにおいて、前記シリコン層および前記半導体素子を覆う絶縁膜を具備してもよい。絶縁膜は第１導波路およびＭＭＩを覆い、クラッド層として機能する。光の損失を抑制することができる。
（９）基板のシリコン層に、ＩＩＩ－Ｖ族化合物半導体で形成された半導体素子を接合する工程と、前記接合された半導体素子にウェットエッチングを行う工程と、を有し、前記シリコン層は、第１導波路、第２導波路、第１凹部、第２凹部、テラス、および第１スラブ部を有し、前記第１凹部および前記第２凹部は、前記第１導波路および前記第２導波路、前記テラスおよび前記第１スラブ部の表面よりも窪んだ部分であり、前記第１導波路の両側に、前記第１凹部と前記テラスとがこの順番に配置され、前記第２導波路の両側に、前記第２凹部と前記テラスとがこの順番に配置され、前記第１スラブ部の１つの端部に前記第１導波路が接続され、前記第１スラブ部のもう１つの端部に前記第２導波路が接続され、前記第１スラブ部は、前記テラスに接続され、前記第１凹部と前記第２凹部との間に位置し、前記半導体素子を接合する工程は、前記第１導波路、前記第１スラブ部、前記第２導波路、前記第１導波路および前記第２導波路の両側の前記テラスに前記半導体素子を接合する工程であり、前記ウェットエッチングを行う工程において、前記半導体素子に突出部、第２スラブ部および第３スラブ部を形成し、前記第２スラブ部は前記第１スラブ部に接合され、前記突出部は、前記第２スラブ部から前記第１導波路の上に突出し、前記第３スラブ部は、前記第２導波路、前記第２凹部、および前記第２導波路の両側の前記テラスの上に位置する半導体光素子の製造方法である。第２凹部は、第１スラブ部と第３スラブ部とによって密閉される。エッチャントの第２凹部への侵入が抑制される。半導体素子の意図しないエッチングを抑制することができる。ＭＭＩが形成されるため、光の損失を抑制することができる。
【００１０】
［本開示の実施形態の詳細］
本開示の実施形態に係る半導体光素子および半導体光素子の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

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