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公開番号2025115356
公報種別公開特許公報(A)
公開日2025-08-06
出願番号2024175670
出願日2024-10-07
発明の名称共鳴トンネル層を有する半導体素子
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類H10B 43/35 20230101AFI20250730BHJP()
要約【課題】動作速度を改善し、消費電力を削減する半導体装置及びその形成方法を提供する。
【解決手段】半導体素子は、チャネルパターンCP上の上部電極を29含み、チャネルパターンと上部電極との間に情報記憶パターンDSLを配置する。情報記憶パターンは、チャネルパターンに隣接するトンネル層(Tunnel Layer)TL、上部電極に隣接するブロッキング層(Blocking Layer)BL、トンネル層とブロッキング層の間の電荷トラップ層(Charge Trap Layer)CTL、トンネル層と電荷トラップ層の間に配置され、トンネル層よりもエネルギーバリアが低い材料を有する第1の共鳴トンネル層(Resonant Tunneling Layer)RL1及び電荷トラップ層とブロッキング層との間に配置され、電荷トラップ層よりもエネルギーバリアが低い材料を有する第2の共鳴トンネル層RL2を含む。
【選択図】図1
特許請求の範囲【請求項１】
チャネルパターン、
前記チャネルパターン上の電極、及び
前記チャネルパターンと前記電極との間の情報記憶パターンを含むものの、
前記情報記憶パターンは、
前記チャネルパターンに隣接するトンネル層（Tunnel Layer）、
前記電極に隣接するブロッキング層（Blocking Layer）、
前記トンネル層と前記ブロッキング層との間の電荷トラップ層（Charge Trap Layer）、
前記トンネル層と前記電荷トラップ層との間に配置され、前記トンネル層よりもエネルギーバリア（Energy Barrier）が低い材料を有する第１の共鳴トンネル層（Resonant Tunneling Layer）、及び
前記電荷トラップ層と前記ブロッキング層との間に配置され、前記電荷トラップ層よりもエネルギーバリアが低い材料を有する第２の共鳴トンネル層を含む半導体素子。
続きを表示（約 960 文字）【請求項２】
前記第２の共鳴トンネル層は、前記ブロッキング層よりもエネルギーバリアが低い材料を含む、請求項１に記載の半導体素子。
【請求項３】
前記第２の共鳴トンネル層は、五酸化タンタル（Ｔａ２Ｏ５）、酸化ガリウム（Ｇａ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、窒化ガリウム（ＧａＮ）、又はそれらの組み合わせを含む、請求項１に記載の半導体素子。
【請求項４】
前記第１の共鳴トンネル層は、前記電荷トラップ層よりエネルギーバリアが低い材料を含む、請求項１に記載の半導体素子。
【請求項５】
前記第１の共鳴トンネル層は、五酸化タンタル（Ｔａ２Ｏ５）、酸化ガリウム（Ｇａ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、窒化ガリウム（ＧａＮ）、又はそれらの組み合わせを含む、請求項１に記載の半導体素子。
【請求項６】
前記トンネル層は、シリコン酸化物、シリコン窒化物、酸化アルミニウム、酸化マグネシウム、又は酸化ジルコニウムを含み、
前記電荷トラップ層は、シリコン窒化物を含み、
前記ブロッキング層は、酸化アルミニウムを含む、請求項１に記載の半導体素子。
【請求項７】
前記第１の共鳴トンネル層は、前記トンネル層よりも小さい厚さを有する、請求項１に記載の半導体素子。
【請求項８】
前記トンネル層の厚さは、１ナノメートル（ｎｍ）～７ナノメートル（ｎｍ）であり、
前記第１の共鳴トンネル層の厚さは、０．５ナノメートル（ｎｍ）～３ナノメートル（ｎｍ）である、請求項７に記載の半導体素子。
【請求項９】
前記第２の共鳴トンネル層は、前記トンネル層よりも小さい厚さを有する、請求項１に記載の半導体素子。
【請求項１０】
前記トンネル層の厚さは、１ナノメートル（ｎｍ）～７ナノメートル（ｎｍ）であり、
前記第２の共鳴トンネル層の厚さは、０．５ナノメートル（ｎｍ）～３ナノメートル（ｎｍ）である、請求項９に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
共鳴トンネル層を有する半導体素子及びその形成方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
不揮発性メモリ素子の高集積化のための様々な技術が試みられている。不揮発性メモリ素子は、電源供給が中断されても、記憶されたデータが保存されるメモリであって、ＰＲＯＭ（Programmable ROM）、フラッシュメモリ（Flash Memory）などがある。不揮発性メモリ素子の動作速度を高め、消費電力を最小限に抑えることは、様々な技術的制限に直面している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本開示の実施形態は、動作速度を改善し、消費電力を削減するのに有利な半導体装置及びその形成方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明の一実施形態による半導体素子は、チャネルパターン上の電極を含むことができる。前記チャネルパターンと前記電極との間に、情報記憶パターンを配置することができる。前記情報記憶パターンは、前記チャネルパターンに隣接するトンネル層（Tunnel Layer）、前記電極に隣接するブロッキング層（Blocking Layer）、前記トンネル層と前記ブロッキング層との間の電荷トラップ層（Charge Trap Layer）、前記トンネル層と前記電荷トラップ層との間に配置され、前記トンネル層よりもエネルギーバリア（Energy Barrier）が低い材料を有する第１の共鳴トンネル層（Resonant Tunneling Layer）、及び前記電荷トラップ層と前記ブロッキング層との間に配置され、前記電荷トラップ層よりもエネルギーバリアが低い材料を有する第２の共鳴トンネル層を含むことができる。
【０００５】
本発明の一実施形態による半導体素子は、チャネルパターン上の電極を含むことができる。前記チャネルパターンと前記電極との間に、情報記憶パターンを配置することができる。前記情報記憶パターンは、前記チャネルパターンに隣接するトンネル層、前記電極に隣接するブロッキング層、前記トンネル層と前記ブロッキング層との間の電荷トラップ層、及び前記トンネル層と前記ブロッキング層との間に配置され、前記トンネル層及び前記ブロッキング層よりもエネルギーバリアが低い材料を有する少なくとも１つの共鳴トンネル層を含むことができる。
【０００６】
本発明の一実施形態による半導体素子は、交互に積層された複数のモールディング層と複数の水平電極とを有する積層構造体を含むことができる。前記積層構造体上にソース線を配置することができる。前記積層構造体を貫通して、前記ソース線内に延びるチャネル構造体を提供することができる。前記チャネル構造体は、前記ソース線に接触するチャネルパターン、及び前記チャネルパターンと前記積層構造体との間の情報記憶パターンを含むことができる。前記情報記憶パターンは、前記チャネルパターンに隣接するトンネル層、前記積層構造体に隣接するブロッキング層、前記トンネル層と前記ブロッキング層との間の電荷トラップ層、及び前記トンネル層と前記ブロッキング層との間に配置され、前記トンネル層及び前記ブロッキング層よりもエネルギーバリアが低い材料を有する少なくとも１つの共鳴トンネル層を含むことができる。
【発明の効果】
【０００７】
本発明の実施形態によれば、高速動作（high speed operation）に有利であり、高速スイッチング（high speed switching）が可能であり、低電力消費（low power consumption）の半導体素子を実現することができる。
【図面の簡単な説明】
【０００８】
本発明の実施形態による半導体素子を説明するための断面図である。
本発明の実施形態による半導体素子を説明するための断面図である。
本発明の実施形態による半導体素子を説明するための断面図である。
本発明の実施形態による半導体素子を説明するための断面図である。
本発明の実施形態による半導体素子を説明するための平面図である。
本発明の実施形態による半導体素子を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
図１～図４は、本発明の実施形態による半導体素子を説明するための断面図であり、図５は、本発明の実施形態による半導体素子を説明するための平面図である。一実施形態では、図５は、図４の一部（例えば、チャネル構造体ＣＨ）に対応することができる。図６は、本発明の実施形態による半導体素子を説明するための断面図である。一実施形態では、本発明の実施形態による半導体素子は、フラッシュメモリなどの不揮発性メモリ素子を含むことができる。
【００１０】
図１を参照すると、本発明の実施形態による半導体素子は、第１の基板２１、ソース領域２３、ドレイン領域２５、チャネルパターンＣＰ、情報記憶パターンＤＳＬ、及び上部電極２９を含むことができる。情報記憶パターンＤＳＬは、トンネル層（Tunnel Layer；ＴＬ）、第１の共鳴トンネル層（Resonant Tunneling Layer；ＲＬ１）、電荷トラップ層（Charge Trap Layer；ＣＴＬ）、第２の共鳴トンネル層ＲＬ２、及びブロッキング層（Blocking Layer；ＢＬ）を含むことができる。
（【００１１】以降は省略されています）

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