特許ウォッチ

公開番号2025118962
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2025084193,2025072089
出願日2025-05-20,2009-11-23
発明の名称表示装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G09G 3/20 20060101AFI20250805BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】容量素子と接続されるトランジスタの数を減らすことを課題とする。
【解決手段】容量素子と、一つのトランジスタとを有し、容量素子の一方の電極は配線と
接続され、容量素子の他方の電極はトランジスタのゲートと接続される構成とする。当該
配線には、クロック信号が入力されるので、クロック信号は容量素子を介してトランジス
タのゲートに入力される。そして、トランジスタの導通状態は、クロック信号に同期した
信号によって制御され、トランジスタはオンになる期間とオフになる期間とを繰り返す。
こうして、トランジスタの劣化を抑制することができる。
【選択図】図1
特許請求の範囲【請求項１】
第１の方向に延伸する領域を有し、かつ、第１のクロック信号線としての機能を有する第１の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、第２のクロック信号線としての機能を有する第２の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、電源線としての機能を有する第３の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、第１の絶縁膜に設けられた第１のコンタクトホールを介して前記第１の導電膜と電気的に接続され、かつ、前記第２の導電膜と交差する第４の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、かつ、前記第１の絶縁膜に設けられた第２のコンタクトホールを介して前記第１の導電膜と電気的に接続される第５の導電膜と、
ソース又はドレインの一方が前記第４の導電膜と電気的に接続され、かつ、ソース又はドレインの他方がゲート線と電気的に接続される第１のトランジスタと、
ソース又はドレインの一方が前記ゲート線と電気的に接続され、かつ、ソース又はドレインの他方が前記第３の導電膜と電気的に接続される第２のトランジスタと、をゲートドライバに有し、
前記第１の導電膜と前記第５の導電膜とが接する面積は、前記第１の導電膜と前記第４の導電膜とが接する面積よりも大きい、
表示装置。
続きを表示（約 2,200 文字）【請求項２】
第１の方向に延伸する領域を有し、かつ、第１のクロック信号線としての機能を有する第１の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、第２のクロック信号線としての機能を有する第２の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、電源線としての機能を有する第３の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、第１の絶縁膜に設けられた第１のコンタクトホールを介して前記第１の導電膜と電気的に接続され、かつ、前記第２の導電膜と交差する第４の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、かつ、前記第１の絶縁膜に設けられた第２のコンタクトホールを介して前記第１の導電膜と電気的に接続される第５の導電膜と、
ソース又はドレインの一方が前記第４の導電膜と電気的に接続され、かつ、ソース又はドレインの他方がゲート線と電気的に接続される第１のトランジスタと、
ソース又はドレインの一方が前記ゲート線と電気的に接続され、かつ、ソース又はドレインの他方が前記第３の導電膜と電気的に接続される第２のトランジスタと、をゲートドライバに有し、
前記第５の導電膜は、前記第２の導電膜との重なりを有さず、
前記第１の導電膜と前記第５の導電膜とが接する面積は、前記第１の導電膜と前記第４の導電膜とが接する面積よりも大きい、
表示装置。
【請求項３】
第１の方向に延伸する領域を有し、かつ、第１のクロック信号線としての機能を有する第１の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、第２のクロック信号線としての機能を有する第２の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、電源線としての機能を有する第３の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、第１の絶縁膜に設けられた第１のコンタクトホールを介して前記第１の導電膜と電気的に接続され、かつ、前記第２の導電膜と交差する第４の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、かつ、前記第１の絶縁膜に設けられた第２のコンタクトホールを介して前記第１の導電膜と電気的に接続される第５の導電膜と、
ソース又はドレインの一方が前記第４の導電膜と電気的に接続され、かつ、ソース又はドレインの他方がゲート線と電気的に接続される第１のトランジスタと、
ソース又はドレインの一方が前記ゲート線と電気的に接続され、かつ、ソース又はドレインの他方が前記第３の導電膜と電気的に接続される第２のトランジスタと、をゲートドライバに有し、
平面視において、前記第１の導電膜のうち前記第５の導電膜と重なる領域の面積は、前記第１の導電膜のうち前記第４の導電膜と重なる領域の面積よりもが大きく、
前記第１の導電膜と前記第５の導電膜とが接する領域の面積は、前記第１の導電膜と前記第４の導電膜とが接する領域の面積よりも大きい、
表示装置。
【請求項４】
第１の方向に延伸する領域を有し、かつ、第１のクロック信号線としての機能を有する第１の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、第２のクロック信号線としての機能を有する第２の導電膜と、
前記第１の方向に延伸する領域を有し、かつ、電源線としての機能を有する第３の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、第１の絶縁膜に設けられた第１のコンタクトホールを介して前記第１の導電膜と電気的に接続され、かつ、前記第２の導電膜と交差する第４の導電膜と、
前記第１の導電膜の上方に配置された領域を有し、かつ、前記第１の絶縁膜に設けられた第２のコンタクトホールを介して前記第１の導電膜と電気的に接続される第５の導電膜と、
ソース又はドレインの一方が前記第４の導電膜と電気的に接続され、かつ、ソース又はドレインの他方がゲート線と電気的に接続される第１のトランジスタと、
ソース又はドレインの一方が前記ゲート線と電気的に接続され、かつ、ソース又はドレインの他方が前記第３の導電膜と電気的に接続される第２のトランジスタと、をゲートドライバに有し、
前記第５の導電膜は、前記第２の導電膜との重なりを有さず、
平面視において、前記第１の導電膜のうち前記第５の導電膜と重なる領域の面積は、前記第１の導電膜のうち前記第４の導電膜と重なる領域の面積よりもが大きく、
前記第１の導電膜と前記第５の導電膜とが接する面積は、前記第１の導電膜と前記第４の導電膜とが接する面積よりも大きい、
表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第４の導電膜は、積層された複数の導電膜を有する、
表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第５の導電膜は、積層された複数の導電膜を有する、
表示装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記ゲート線は、画素が有するトランジスタのゲートと電気的に接続される、
表示装置。

発明の詳細な説明【技術分野】
【０００１】
半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に
関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、
液晶表示装置、又は当該装置の駆動方法に関する。または、当該装置を有する電子機器に
関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている。
【０００３】
しかしながら、非単結晶半導体によって構成されるトランジスタは、閾値電圧の上昇、又
は移動度の低下などの劣化を生じる。このトランジスタの劣化が進むと、駆動回路が動作
しづらくなり、画像を表示できなくなるといった問題がある。そこで、特許文献１では、
トランジスタの劣化を抑制することができるシフトレジスタの構成について、開示してい
る。特許文献１では、容量素子の一方の電極をクロック信号が入力される配線と接続し、
容量素子の他方の電極を二つのトランジスタのゲートに接続して、容量素子の他方の電極
の電位をクロック信号に同期させて上昇または減少させる。こうして、容量素子の容量結
合を用いて、クロック信号に同期した信号を二つのトランジスタのゲートに生成する。そ
して、このクロック信号に同期した信号を用いて、トランジスタのオンとオフとを制御す
る。すると、トランジスタがオンになる期間と、トランジスタがオフになる期間とが繰り
返されることになるので、トランジスタの劣化を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
特開２００６－２４３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、容量素子の他方の電極は、二つのトランジスタのゲート
と接続されているので、容量素子に接続されるノードの寄生容量が大きくなるといった課
題がある。このために、クロック信号に同期した信号のＨレベルの電位が低くなるといっ
た課題がある。この場合、トランジスタの閾値電圧が上昇したときに、トランジスタがオ
ンできなくなる時間が早くなるといった課題がある。つまり、シフトレジスタの寿命が短
くなるといった課題がある。または、容量素子に接続される寄生容量が大きいので、容量
素子の容量値を大きくしなければならないといった課題がある。このために、容量素子の
一方の電極と他方の電極とが重なる面積を大きくする必要があるので、容量素子のレイア
ウト面積が大きくなるといった課題がある。
【０００６】
または、特許文献１では、容量素子の面積を大きくする必要があるので、一方の電極と他
方の電極とがゴミなどによってショートしやすくなるといった課題がある。この結果、歩
留まりが下がり、コストが増加するといった課題がある。
【０００７】
または、特許文献１では、容量素子の容量値を大きくする必要があるので、容量素子に供
給される信号（例えばクロック信号又は反転クロック信号）の遅延又はなまりが大きくな
るといった課題がある。または、消費電力が大きくなるといった課題がある。
【０００８】
または、容量素子に供給される信号を出力する回路として、大きな電流駆動能力を有する
回路を用いる必要があるので、外付回路（以下、外部回路ともいう）が大きくなるといっ
た課題がある。または、表示装置が大きくなるといった課題がある。
【０００９】
または、特許文献１では、プルアップトランジスタＴｕのゲートが浮遊状態となる期間が
存在する。したがって、プルアップトランジスタＴｕのゲートの電位が安定せずに、ノイ
ズなどが生じる。そのため、シフトレジスタが誤動作を起こすといった課題がある。
【００１０】
上記課題を鑑み、容量素子と接続されるトランジスタの数を減らすことを課題とする。ま
たは、当該容量素子と接続されるトランジスタの寄生容量を小さくすることを課題とする
。または、クロック信号に同期した信号のＨレベルの電位を高くすることを課題とする。
または、レイアウト面積を小さくすることを課題とする。または、寿命を長くすることを
課題とする。信号の遅延又はなまりを小さくすることを課題とする。または、消費電力を
小さくすることを課題とする。または、ノイズの影響を低減することを課題とする。また
は、トランジスタの劣化を抑制又は緩和することを課題とする。または、誤動作を抑制す
ることを課題とする。または、容量素子の一方の電極と他方の電極とのショートを防ぐこ
とを課題とする。または、外付回路の電流駆動能力を小さくすることを課題とする。また
は、外付回路のサイズを小さくすることを課題とする。または、表示装置を小さくするこ
とを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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