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公開番号2025135724
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2024033653
出願日2024-03-06
発明の名称保護素子、およびこれを備えるI/O回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H10D 30/60 20250101AFI20250911BHJP()
要約【課題】ESD保護機能について、回路面積の増大を抑制するための更なる検討の余地があった。
【解決手段】保護素子(X)は、外部端子(T1)に導通するドレイン領域(3)と、ゲートとして形成されたゲート領域(4)と、ソースとして形成されたソース領域(2)と、バックゲートとして形成されたバックゲート領域(5)と、を備える。ソース領域(2)は、ゲート領域(4)と直接的に又は抵抗素子(10)を介して電気的に接続される低抵抗領域(2b)と、低抵抗領域(2b)よりも抵抗値の高い高抵抗領域(2a)とを含む。低抵抗領域(2b)は、高抵抗領域(2a)を介してバックゲート領域(5)と電気的に接続する。
【選択図】図2
特許請求の範囲【請求項１】
外部端子に導通するドレイン領域と、
ゲートとして形成されたゲート領域と、
ソースとして形成されたソース領域と、
バックゲートとして形成されたバックゲート領域と、
を備え、
前記ソース領域は、
前記ゲート領域と直接的に又は抵抗素子を介して電気的に接続される低抵抗領域と、
前記低抵抗領域よりも抵抗値の高い高抵抗領域と
を含み、前記低抵抗領域は、前記高抵抗領域を介して前記バックゲート領域と電気的に接続する保護素子。
続きを表示（約 350 文字）【請求項２】
前記高抵抗領域は、前記低抵抗領域よりも、不純物濃度が低い請求項１に記載の保護素子。
【請求項３】
請求項１または２に記載の保護素子と、
前記ゲート領域と前記ソース領域との間に接続された前記抵抗素子と、
を備えるＩ／Ｏ回路。
【請求項４】
複数の請求項１または２に記載の保護素子を含み、
各前記保護素子の前記バックゲート領域は共通であるＩ／Ｏ回路。
【請求項５】
各前記保護素子のそれぞれの前記ソース領域と前記ドレイン領域とは、第１方向に沿って交互に並び、
各前記高抵抗領域は、前記第１方向と直交する第２方向に対して互いに重なるように、前記第１方向に沿って配置されている請求項４に記載のＩ／Ｏ回路。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、保護素子、およびこれを備えるＩ／Ｏ[Input／Output]回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
従来、半導体装置の内部回路に対するＥＳＤ[Electro Static Discharge]保護機能として、保護素子を含むＩ／Ｏ回路がある。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
特開２００３－２５８２００号公報
【０００５】
［概要］
特許文献１で開示されているＥＳＤ保護機能は、回路面積の増大を抑制するための更なる検討の余地があった。
【０００６】
本明細書中に開示されている保護素子は、ドレイン領域と、ゲート領域と、ソース領域と、バックゲート領域と、を備える。ドレイン領域は、外部端子に導通する。ゲート領域は、ゲートとして形成されている。ソース領域は、ソースとして形成されている。バックゲート領域は、バックゲートとして形成されている。ソース領域は、ゲート領域と直接的に又は抵抗素子を介して電気的に接続される低抵抗領域と、低抵抗領域よりも抵抗値の高い高抵抗領域とを含む。低抵抗領域は、高抵抗領域を介してバックゲート領域と電気的に接続する。
【０００７】
本明細書中に開示されているＩ／Ｏ回路は、上記構成の保護素子と、ゲート領域とソース領域との間に接続された抵抗素子と、を備える。
【０００８】
本明細書に開示されているＩ／Ｏ回路は、複数の上記構成の保護素子を含み、各保護素子のバックゲート領域は共通である。
【図面の簡単な説明】
【０００９】
図１は、比較例の半導体装置１の内部構成を示す図である。
図２は、Ｉ／Ｏ回路１００Ｙの内部構成の一部を拡大して示すレイアウト図である。
図３は、本開示の半導体装置１を示す図である。
図４は、Ｉ／Ｏ回路１００Ｘの内部構成の一部を拡大して示すレイアウト図である。
図５は、保護素子Ｘの内部構成を一部斜視的に示した断面斜視図である。
図６は、保護素子Ｘのトリガー電圧Ｖ１と、破壊電圧Ｖ２との関係を示すグラフである。
図７は、本開示の保護素子Ｘの変形例の構成を示す図である。
図８は、変形例に係る保護素子のトリガー電圧Ｖ１´と、破壊電圧Ｖ２´と
図９は、保護素子Ｘのさらなる変形例の構成を示す図である。
図１０は、保護素子Ｘのさらなる変形例の一部を斜視的に示した断面斜視図である。
図１１は、Ｉ／Ｏ回路１００Ｘのさらなる変形例の構成を示す図である。
【００１０】
［詳細な説明］
＜比較例のＩ／Ｏ回路１００Ｙについて＞
先ず、Ｉ／Ｏ回路１００Ｙについて、本開示の保護素子ＸおよびＩ／Ｏ回路１００Ｘの比較例として説明する。次いで、比較例の問題点を説明し、その後に本開示の保護素子ＸおよびＩ／Ｏ回路１００Ｘについて説明する。なお、Ｉ／Ｏ回路１００Ｙ、１００Ｘは、半導体装置１に搭載され得る。半導体装置１は、デジタル／アナログ回路を混載したＬＳＩ[Large Scale Integration]である。
（【００１１】以降は省略されています）

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