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公開番号2025140095
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024039269
出願日2024-03-13
発明の名称振幅制限回路及びオペアンプ
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03G 11/00 20060101AFI20250919BHJP(基本電子回路)
要約【課題】完全差動型の出力回路から出力された信号の振幅を制限することが可能な振幅制限回路及びオペアンプを提供する。
【解決手段】振幅制限回路は、出力回路のプラス側出力端子に接続された第1のNMOSトランジスタと、出力回路のマイナス側出力端子に接続された第2のNMOSトランジスタと、第1のNMOSトランジスタ及び第2のNMOSトランジスタとグランドとの間に共通に接続された第1の電流源と、第1のNMOSトランジスタ及び第2のNMOSトランジスタのゲートに印加する電圧を生成する電圧生成部と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
出力回路のプラス側出力端子に接続された第１のＮＭＯＳトランジスタと、
前記出力回路のマイナス側出力端子に接続された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタとグランドとの間に共通に接続された第１の電流源と、
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲートに印加する電圧を生成する電圧生成部と、を備える
振幅制限回路。
続きを表示（約 320 文字）【請求項２】
前記電圧生成部は、
１つのＮＭＯＳトランジスタからなる電圧設定部と、
前記電圧設定部に接続された第２の電流源と、を備える
請求項１記載の振幅制限回路。
【請求項３】
前記電圧生成部は、
複数のＮＭＯＳトランジスタが直列接続されてなる電圧設定部と、
前記電圧設定部に接続された第２の電流源と、を備える
請求項１記載の振幅制限回路。
【請求項４】
請求項１から３のいずれか１項に記載の振幅制限回路と、
複数のトランジスタ及び第３の電流源を有し、前記出力回路を介して前記振幅制限回路に接続された差動増幅回路と、を備える
オペアンプ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、振幅制限回路及びオペアンプに関する。
続きを表示（約 1,000 文字）【背景技術】
【０００２】
特許文献１には、増幅器と、増幅器から出力された信号の振幅を制限する振幅制限器と、を備えた振幅制限回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
特開平０４－０８１００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、完全差動型の出力回路から出力された信号の振幅を制限することが可能な振幅制限回路及びオペアンプを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本開示の振幅制限回路は、出力回路のプラス側出力端子に接続された第１のＮＭＯＳトランジスタと、前記出力回路のマイナス側出力端子に接続された第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタとグランドとの間に共通に接続された第１の電流源と、前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲートに印加する電圧を生成する電圧生成部と、を備える。
【０００６】
本開示のオペアンプは、本開示の振幅制限回路と、複数のトランジスタ及び第３の電流源を有し、前記出力回路を介して前記振幅制限回路に接続された差動増幅回路と、を備える。
【図面の簡単な説明】
【０００７】
本開示の第１の実施形態のオペアンプの回路図である。
本開示の第２の実施形態のオペアンプの回路図である。
比較例のオペアンプの回路図である。
【発明を実施するための形態】
【０００８】
［第１の実施形態］
次に、本開示の実施形態を図面に基づいて説明する。図１は、本開示の第１の実施形態のオペアンプ１の回路図である。
【０００９】
図１に示すように、第１の実施形態のオペアンプ１は、差動増幅回路１１と、ソース接地増幅回路１２と、コモンモードフィードバック回路（以下、ＣＭＦＢ（Common Mode FeedBack）回路と記載）１３と、振幅制限回路１４と、を結合した２段構成アンプである。
【００１０】
オペアンプ１は、プラス側入力端子ＩＮＰと、マイナス側入力端子ＩＮＭと、プラス側出力端子ＯＵＴＰ２と、マイナス側出力端子ＯＵＴＭ２と、基準電圧Ｖｒｅｆが入力される基準電圧端子Ｖｒｅｆと、を備える完全差動型のオペアンプである。
（【００１１】以降は省略されています）

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