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公開番号2025145132
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045159
出願日2024-03-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 16/24 20060101AFI20250926BHJP(情報記憶)
要約【課題】半導体記憶装置のインターフェース性能を改善する。
【解決手段】半導体記憶装置は、メモリセルと、メモリセルに電気的に接続されたビット線と、ビット線に電気的に接続されたセンスアンプ回路と、センスアンプ回路に電気的に接続された第1データ配線と、第1データ配線に電気的に接続されたデータラッチ回路と、データラッチ回路に電気的に接続され、互いに反転したデータ信号を転送可能な第2データ配線及び第3データ配線とを備える。データラッチ回路は、データを保持する第1ノードと、データの反転データを保持する第2ノードとを含む。第1ノードには第2データ配線が電気的に接続される。第2ノードには第1データ配線及び第3データ配線が電気的に接続される。
【選択図】図7
特許請求の範囲【請求項１】
メモリセルと、
前記メモリセルに電気的に接続されたビット線と、
前記ビット線に電気的に接続されたセンスアンプ回路と、
前記センスアンプ回路に電気的に接続された第１データ配線と、
前記第１データ配線に電気的に接続されたデータラッチ回路と、
前記データラッチ回路に電気的に接続され、互いに反転したデータ信号を転送可能な第２データ配線及び第３データ配線と
を備え、
前記データラッチ回路は、データを保持する第１ノードと、前記データの反転データを保持する第２ノードと、を含み、
前記第１ノードには前記第２データ配線が電気的に接続され、
前記第２ノードには前記第１データ配線及び前記第３データ配線が電気的に接続される
半導体記憶装置。
続きを表示（約 1,800 文字）【請求項２】
前記データラッチ回路は、
第１電圧ノードと、
前記第１電圧ノードよりも低い電圧を供給可能な第２電圧ノードと、
前記第１電圧ノードと前記第２電圧ノードとの間の第１電流経路に、前記第１ノードを介して、直列に接続された第１Ｐチャネル型ＭＯＳトランジスタ及び第１Ｎチャネル型ＭＯＳトランジスタと、
前記第１電圧ノードと前記第２電圧ノードとの間の前記第１電流経路とは異なる第２電流経路に、前記第２ノードを介して、直列に接続された第２Ｐチャネル型ＭＯＳトランジスタ及び第２Ｎチャネル型ＭＯＳトランジスタと
を備え、
前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのゲート電極は前記第２ノードに接続され、
前記第２Ｐチャネル型ＭＯＳトランジスタ及び前記第２Ｎチャネル型ＭＯＳトランジスタのゲート電極は前記第１ノードに接続される
請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプ回路と前記データラッチ回路とに電気的に接続され、前記第１データ配線によって転送されるデータと反転したデータ信号を転送可能な第４データ配線を備え、
前記第１ノードには前記第４データ配線が電気的に接続される
請求項１記載の半導体記憶装置。
【請求項４】
前記第２データ配線と前記第１ノードとの間に接続された第１ＭＯＳトランジスタと、
前記第３データ配線と前記第２ノードとの間に接続された第２ＭＯＳトランジスタと
を備える
請求項１記載の半導体記憶装置。
【請求項５】
前記第２データ配線及び前記第３データ配線に電気的に接続されたマルチプレクサと、
前記マルチプレクサに電気的に接続された第５データ配線と
を備え、
前記マルチプレクサは、
前記第５データ配線と前記第２データ配線との間に電気的に接続された第１スイッチ回路と、
前記第５データ配線に電気的に接続された入力端子を備える第１インバータ回路と、
前記第１インバータ回路の出力端子と前記第３データ配線との間に電気的に接続された第２スイッチ回路と
を含む
請求項１記載の半導体記憶装置。
【請求項６】
前記マルチプレクサは、
第３電圧ノードと、
前記第３電圧ノードよりも低い電圧を供給可能な第４電圧ノードと、
前記第３電圧ノードと前記第４電圧ノードとの間の第３電流経路に直列に接続された第３ＭＯＳトランジスタ及び第２インバータ回路と、
前記第３電圧ノードと前記第４電圧ノードとの間の前記第３電流経路とは異なる第４電流経路に直列に接続された第４ＭＯＳトランジスタ及び第３インバータ回路と、
前記第２インバータ回路の出力端子及び前記第３インバータ回路の入力端子に電気的に接続されたゲート電極を備える第５ＭＯＳトランジスタと
を備え、
前記第３ＭＯＳトランジスタのゲート電極には前記第２データ配線が接続され、
前記第４ＭＯＳトランジスタのゲート電極には前記第３データ配線が接続され、
前記第２インバータ回路の入力端子は前記第３インバータ回路の出力端子に電気的に接続され、
前記第５ＭＯＳトランジスタは、前記第５データ配線と前記第４電圧ノードとの間に電気的に接続される
請求項５記載の半導体記憶装置。
【請求項７】
前記マルチプレクサは、
第５電圧ノードと、
前記第３データ配線に電気的に接続されたゲート電極を備える第６ＭＯＳトランジスタと
を備え、
前記第６ＭＯＳトランジスタは、前記第５データ配線と前記第５電圧ノードとの間に電気的に接続される
請求項５記載の半導体記憶装置。
【請求項８】
前記メモリセルは、
第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向において前記半導体層と対向する導電層と、
前記半導体層と前記導電層との間に設けられた電荷蓄積層と、
前記半導体層と前記電荷蓄積層との間に設けられた絶縁層と
を備える請求項１記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
メモリセルと、メモリセルに電気的に接続されたビット線と、ビット線に電気的に接続されたセンスアンプ回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１７６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置のインターフェース性能を改善する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、メモリセルと、メモリセルに電気的に接続されたビット線と、ビット線に電気的に接続されたセンスアンプ回路と、センスアンプ回路に電気的に接続された第１データ配線と、第１データ配線に電気的に接続されたデータラッチ回路と、データラッチ回路に電気的に接続され、互いに反転したデータ信号を転送可能な第２データ配線及び第３データ配線とを備える。データラッチ回路は、データを保持する第１ノードと、データの反転データを保持する第２ノードとを含む。第１ノードには第２データ配線が電気的に接続される。第２ノードには第１データ配線及び第３データ配線が電気的に接続される。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。
キャッシュメモリＣＭの構成を示す模式的なブロック図である。
ラッチ回路ＸＤＬ１０の構成を示す模式的な回路図である。
データインの際のラッチ回路ＸＤＬ１０の動作について説明するためのタイミングチャートである。
データインの際のラッチ回路ＸＤＬ１０の動作について説明するためのタイミングチャートである。
データアウトの際のラッチ回路ＸＤＬ１０の動作について説明するためのタイミングチャートである。
データアウトの際のラッチ回路ＸＤＬ１０の動作について説明するためのタイミングチャートである。
比較例に係るラッチ回路の構成を示す模式的な回路図である。
比較例に係るラッチ回路の動作について説明するためのタイミングチャートである。
比較例に係るラッチ回路の動作について説明するためのタイミングチャートである。
第２実施形態に係るラッチ回路ＸＤＬ２０の構成を示す模式的な回路図である。
第３実施形態に係るマルチプレクサＭＵＸの接続関係を示す模式的な回路図である。
マルチプレクサＭＵＸの構成を示す模式的な回路図である。
データアウトの際のマルチプレクサＭＵＸの動作について説明するためのタイミングチャートである。
第４実施形態に係るマルチプレクサＭＵＸ２の構成を示す模式的な回路図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
（【００１１】以降は省略されています）

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