特許ウォッチ

公開番号2025145871
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046344
出願日2024-03-22
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/30 20060101AFI20250926BHJP(情報記憶)
要約【課題】メモリデバイスの特性を改善する。
【解決手段】実施形態のメモリデバイスは、第1の外部電圧VCC及び第1の外部電圧より高い第2の外部電圧VPPが供給され、メモリセルアレイの動作電圧を生成する電圧生成回路を備える。電圧生成回路の動作モードは、動作電圧の第1の電圧値の生成時において第1の期間T1と第1の期間T1の後の第2の期間T2を含み、第1の期間T1において第1の外部電圧VCCを用い、第2の期間T2において第2の外部電圧VPPを用いて、動作電圧を生成する第1のモードを、含む。
【選択図】図8

特許請求の範囲【請求項１】
複数のメモリセルを含むメモリセルアレイと、
第１の外部電圧及び前記第１の外部電圧より高い第２の外部電圧が供給され、前記メモリセルアレイの動作電圧を生成する電圧生成回路と、
を具備し、
前記電圧生成回路の動作モードは、前記動作電圧の第１の電圧値の生成時において第１の期間と前記第１の期間の後の第２の期間を含み、前記第１の期間において前記第１の外部電圧を用い、前記第２の期間において前記第２の外部電圧を用いて、前記動作電圧を生成する第１のモードを、含む、
メモリデバイス。
続きを表示（約 1,800 文字）【請求項２】
前記電圧生成回路の動作モードは、前記第１の期間において前記第１の外部電圧を昇圧し、前記第２の期間において前記第２の外部電圧を降圧する、
請求項１に記載のメモリデバイス。
【請求項３】
前記第１の外部電圧が供給され、第１の電流が流れる第１の端子と、
前記第２の外部電圧が供給され、第２の電流が流れる第２の端子と、をさらに含み、
前記第１のモードにおいて、前記第１の電流は、前記動作電圧の生成の開始からの前記第１の期間において、第１のピークを有し、
前記第２の電流は、前記第２の期間内に、第２のピークを有する、
請求項１に記載のメモリデバイス。
【請求項４】
前記電圧生成回路の前記動作モードは、前記動作電圧の前記第１の電圧値の生成時において前記第１の外部電圧を用いて、前記動作電圧を生成する第２のモードを、さらに含み、
前記第２のモードにおいて、前記第１の電流は、前記動作電圧の生成の開始からの第３の期間において、第３のピークを有し、
前記第１の期間は、前記第３の期間より短い、
請求項３に記載のメモリデバイス。
【請求項５】
前記電圧生成回路は、
前記第１の外部電圧を昇圧するチャージポンプと、
前記第２の外部電圧を調整するレギュレータと、
前記チャージポンプと前記レギュレータとの間に設けられた第１のスイッチ回路と、
前記第２の外部電圧が供給された電圧ノードと前記レギュレータとの間に設けられた第２のスイッチ回路と、
を含む、
請求項１に記載のメモリデバイス。
【請求項６】
前記チャージポンプは、第１のトランジスタを含み、
前記第１のトランジスタは、
第１の導電型の半導体基板と、
前記半導体基板内に設けられた前記第１の導電型と異なる第２の導電型の第１のウェルと、
前記第１のウェル内に設けられた前記第１の導電型の第２のウェルと、
前記第２のウェル内に設けられた第１及び第２のソース／ドレイン層と、
前記第１及び第２のソース／ドレイン間のチャネル領域上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
を含む、
請求項５に記載のメモリデバイス。
【請求項７】
前記メモリセルアレイのワード線に接続される転送ゲートを、
さらに具備し、
前記第１のゲート絶縁膜は、前記転送ゲートのゲート絶縁膜より薄い、
請求項６に記載のメモリデバイス。
【請求項８】
前記電圧生成回路は、読み出し動作又は書き込み動作における前記メモリセルアレイ内の非選択のワード線に印加される電圧を、生成する、
請求項１に記載のメモリデバイス。
【請求項９】
複数のメモリセルを含むメモリセルアレイと、
第１の外部電圧が供給された第１のノードと、前記第１の外部電圧より高い第２の外部電圧が供給された第２のノードと、前記メモリセルアレイの動作電圧を出力する第３のノードと、を含み、前記第１及び第２の外部電圧のうち少なくとも１つを用いて、前記動作電圧を生成する電圧生成回路と、
を具備し、
前記電圧生成回路は、前記第１のノードと前記第３のノードとの間に直列に接続され、前記第１の外部電圧を昇圧する複数のポンプ回路を含み、
前記複数のポンプ回路のうち前記第３のノードに接続された第１のポンプ回路は、
前記第１のノードと前記第３のノードとの間に接続された１つ以上の電荷転送スイッチと、
前記電荷転送スイッチの電荷転送経路に並列に接続され、ダイオード接続された１つ以上のダイオード接続トランジスタと、
を含む、
メモリデバイス。
【請求項１０】
前記電圧生成回路は、
前記第１のノードと前記第１のポンプ回路との間に設けられた第２のポンプ回路と、
前記第１のポンプ回路の入力ノードと前記第２のポンプ回路の出力ノードとの間に設けられた第１のスイッチと、
を含む、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１６／００９９０７２号明細書
米国特許出願公開第２０１８／０１２９６０１号明細書
米国特許出願公開第２０２１／０１４３７３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの特性を改善する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、複数のメモリセルを含むメモリセルアレイと、第１の外部電圧及び前記第１の外部電圧より高い第２の外部電圧が供給され、前記メモリセルアレイの動作電圧を生成する電圧生成回路と、を備え、前記電圧生成回路の動作モードは、前記動作電圧の第１の電圧値の生成時において第１の期間と前記第１の期間の後の第２の期間を含み、前記第１の期間において前記第１の外部電圧を用い、前記第２の期間において前記第２の外部電圧を用いて、前記動作電圧を生成する第１のモードを、含む。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスを含むシステムを示すブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
第１の実施形態のメモリデバイスのメモリピラーの構造例を示す断面図。
データとメモリセルの閾値電圧との関係を示す図
第１の実施形態のメモリデバイスの電圧生成回路の構成例を示す回路図。
第１の実施形態のメモリデバイスの電圧生成回路の素子の構造例を示す断面図。
第１の実施形態のメモリデバイスの電圧生成回路の動作モードを示す図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの検証結果を示す図。
第１の実施形態のメモリデバイスの検証結果を示す図。
第１の実施形態のメモリデバイスの検証結果を示す図。
第１の実施形態のメモリデバイスの検証結果を示す図。
第２の実施形態のメモリデバイスの構成例を示す回路図。
第２の実施形態のメモリデバイスの構成例を示す回路図。
第２の実施形態のメモリデバイスの動作例を説明するための図。
第２の実施形態のメモリデバイスの動作例を説明するための図。
第３の実施形態のメモリデバイスの構成例を示す回路図。
第３の実施形態のメモリデバイスの動作例を説明するための図。
第３の実施形態のメモリデバイスの動作例を説明するための図。
実施形態のメモリデバイスの変形例を示す断面図。
【発明を実施するための形態】
【０００７】
図１乃至図２４を参照して、実施形態のメモリデバイスについて、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
（１）第１の実施形態
図１乃至図１６を参照して、第１の実施形態のメモリデバイス及びメモリデバイスの制御方法について、説明する。
【０００９】
（ａ）構成例
図１乃至図８を参照して、第１の実施形態のメモリデバイスの構成例について、説明する。
【００１０】
図１は、本実施形態のメモリデバイス１を含むメモリシステムＳＹＳの構成例を説明するためのブロック図である。
（【００１１】以降は省略されています）

関連特許