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公開番号2025155591
公報種別公開特許公報(A)
公開日2025-10-14
出願番号2024170767
出願日2024-09-30
発明の名称ボルテージレギュレータ及び半導体装置
出願人エイブリック株式会社
代理人
主分類G05F 1/56 20060101AFI20251002BHJP(制御;調整)
要約【課題】出力容量の静電容量値を小さくした場合であっても、回路面積を大幅に増大させることなく位相補償をする。
【解決手段】ボルテージレギュレータ1は、入力電圧VINが印加される入力端子TIと、出力電圧VOUTが出力される出力端子TOとの間に設けられた第1トランジスタDRVと、出力端子から出力される出力電圧VOUTに基づく電圧と、所定の参照電圧VREFとの間で負帰還するように接続された差動増幅回路30と、差動増幅回路30の出力端子と、第1トランジスタDRVのゲート端子と、入力端子TIとに接続された反転増幅器40とを備え、反転増幅器40は、ゲート端子が差動増幅回路30の出力端子に接続され、ソース端子が接地された第2トランジスタMN1と、第1トランジスタのゲート電圧が閾値電圧付近であっても、入力端子から第2トランジスタMN1へ電流を流すことができる電流調整回路10と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
入力電圧が印加される入力端子と、出力電圧が出力される出力端子との間に設けられた第１トランジスタと、
前記出力端子から出力される前記出力電圧に基づく電圧と、所定の参照電圧との間で負帰還するように接続された差動増幅回路と、
前記差動増幅回路の出力端子と、前記第１トランジスタのゲート端子と、前記入力端子とに接続された反転増幅器とを備え、
前記反転増幅器は、
ゲート端子が前記差動増幅回路の出力端子に接続され、ソース端子が接地された第２トランジスタと、
前記第１トランジスタのゲート電圧が閾値電圧付近であっても、前記入力端子から前記第２トランジスタへ電流を流すことができる電流調整回路と、を備える、
ボルテージレギュレータ。
続きを表示（約 1,200 文字）【請求項２】
前記電流調整回路は、ゲート端子が前記第１トランジスタのゲート端子に接続され、ドレイン端子が自身のゲート端子に接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧より小さい第３トランジスタを備える、
請求項１に記載のボルテージレギュレータ。
【請求項３】
前記電流調整回路は、
ゲート端子が前記第１トランジスタのゲート端子に接続され、ドレイン端子が自身のゲート端子に接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧と略同一である第４トランジスタと、
一端が前記第４トランジスタのソース端子に接続され、他端が前記第４トランジスタのドレイン端子に接続される第１抵抗と、
を備える、
請求項１に記載のボルテージレギュレータ。
【請求項４】
前記電流調整回路は、
ゲート端子とドレイン端子とが互いに接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧より小さい第５トランジスタと、
一端が前記第５トランジスタのドレイン端子に接続され、他端が前記第１トランジスタのゲート端子に接続される第２抵抗と、
を備える、
請求項１に記載のボルテージレギュレータ。
【請求項５】
前記電流調整回路は、
ゲート端子とドレイン端子とが前記第１トランジスタのゲート端子に接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧より小さい第６トランジスタと、
ゲート端子とドレイン端子とが前記第１トランジスタのゲート端子に接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧と略同一である第７トランジスタと、
を備える、
請求項１に記載のボルテージレギュレータ。
【請求項６】
前記電流調整回路は、
ゲート端子とドレイン端子とが互いに接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧より小さい第８トランジスタと、
一端が前記第８トランジスタのドレイン端子に接続され、他端が前記第１トランジスタのゲート端子に接続される第３抵抗と、
ゲート端子とドレイン端子とが互いに接続され、ソース端子が前記入力端子に接続され、閾値電圧が前記第１トランジスタの閾値電圧と略同一である第９トランジスタと、
一端が前記第９トランジスタのドレイン端子に接続され、他端が前記第１トランジスタのゲート端子に接続される第４抵抗と、
を備える、
請求項１に記載のボルテージレギュレータ。
【請求項７】
請求項１から請求項６のいずれか一項に記載のボルテージレギュレータを備える半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ボルテージレギュレータ及び半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
従来、電子デバイスの電源用の集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；ＩＣ）として、入力電圧より低い一定の電圧を出力することが可能なボルテージレギュレータが広く用いられている。このようなボルテージレギュレータは、発振を抑止可能な位相補償機能を有している。位相補償機能を有するボルテージレギュレータについて開示された文献として、例えば、特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－７１６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、出力容量の静電容量値を小さくした場合、位相補償が困難になるといった課題があった。このような課題を解決するため、上述した技術によれば、出力トランジスタと並列に、更にＰチャネル型のＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ－ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）を備える。当該Ｐチャネル型のＭＯＳＦＥＴは、トランジスタの寄生容量を積極的に用いることが可能な程度の大きさを有する必要がある。具体的に、図８から図１０を参照しながら、従来技術に係る問題点について説明する。
【０００５】
図８は、従来技術に係るボルテージレギュレータを示す回路図である。まず、同図を参照しながら従来技術に係るボルテージレギュレータ９０の回路構成について説明する。ボルテージレギュレータ９０は、出力トランジスタ９１と、Ｐチャネル型のトランジスタ９２と、Ｎチャネル型のトランジスタ９３と、差動増幅回路９４と、抵抗９５と、抵抗９６と、容量９７と、出力容量９８と、出力抵抗９９とを備える。
【０００６】
従来技術に係るボルテージレギュレータ９０では、ミラー構造を有する出力トランジスタ９１と、Ｐチャネル型のトランジスタ９２とは、互いに同一の構造を有する素子とすることが一般的である。すなわち、従来技術に係る出力トランジスタ９１と、Ｐチャネル型のトランジスタ９２とは、互いに同一の閾値電圧を有していることが一般的である。
【０００７】
図９は、従来技術に係るボルテージレギュレータにおいて、周波数を変化させたときのゲイン及び位相の変化を示すグラフである。図示する一例は、図８における出力容量９８の静電容量値が十分にある場合において、周波数を変化させたときのゲイン及び位相の変化を示している。図９（Ａ）は、周波数［Ｈｚ］とゲイン［ｄＢ］の関係を示しており、図９（Ｂ）は、周波数［Ｈｚ］と位相［°］の関係を示している。
【０００８】
第１の極の周波数Ｆ
Ｐ１
とは、出力容量９８によって生じる第１の極の周波数である。第２の極の周波数Ｆ
Ｐ２
とは、出力トランジスタ９１のソース端子とゲート端子との間に形成される寄生容量によって生じる第２の極の周波数である。同図に示すように、第１の極の周波数Ｆ
Ｐ１
と、第２の極の周波数Ｆ
Ｐ２
とは、十分に離れており、ゲインが０［ｄＢ］となるゼロクロス周波数Ｆ
ＺＣ
は、第１の極の周波数Ｆ
Ｐ１
と、第２の極の周波数Ｆ
Ｐ２
との間に位置する。図９（Ｂ）を参照すると、ゼロクロス周波数Ｆ
ＺＣ
における位相は、約９０［°］であり、十分に０より大きい。したがって、出力容量の静電容量値が十分である場合においては、位相補償が可能である。
【０００９】
図１０は、従来技術に係るボルテージレギュレータの出力容量の静電容量値が小さい場合において、周波数を変化させたときのゲイン及び位相の変化を示すグラフである。図示する一例は、図８における出力容量９８の静電容量値が小さい場合において、周波数を変化させたときのゲイン及び位相の変化を示している。図１０（Ａ）は、周波数［Ｈｚ］とゲイン［ｄＢ］の関係を示しており、図１０（Ｂ）は、周波数［Ｈｚ］と位相［°］の関係を示している。
【００１０】
出力容量の静電容量値が小さい場合においては、第１の極の周波数Ｆ
Ｐ１
が、高域側にシフトし、出力トランジスタ９１のゲート端子に生じる第２の極の周波数Ｆ
Ｐ２
に近づく。出力容量の静電容量値が小さい場合のゼロクロス周波数Ｆ
ＺＣ
は、高域側にシフトしており、ゼロクロス周波数Ｆ
ＺＣ
における位相は、約０［°］である。したがって、このような回路構成を採用した場合、出力容量の静電容量値が小さい場合においては、位相補償が困難となることが分かる。
（【００１１】以降は省略されています）

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