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公開番号2025108872
公報種別公開特許公報(A)
公開日2025-07-24
出願番号2024002357
出願日2024-01-11
発明の名称分周回路および発振器
出願人セイコーエプソン株式会社
代理人個人,個人,個人
主分類H03K 23/48 20060101AFI20250716BHJP(基本電子回路)
要約【課題】奇数分周比のクロック信号のデューティー比を50%にすることができなかった。
【解決手段】第1～第n(nは2以上の整数)のフリップフロップ回路が接続され、入力クロック信号を(2n-1)分周して第1内部クロック信号を生成する内部クロック生成回路と、前記入力クロック信号に基づいて、前記第1内部クロック信号の立ち上がりエッジに対して前記入力クロック信号の((2n-1)/2)周期分遅れたタイミングの立ち上がりエッジを有する第2内部クロック信号を生成するエッジタイミング生成回路と、前記第1内部クロック信号が入力されるリセット端子および前記第2内部クロック信号が入力されるセット端子を有するRSラッチ回路と、を備えた分周回路を構成する。
【選択図】図1
特許請求の範囲【請求項１】
第１～第ｎ（ｎは２以上の整数）のフリップフロップ回路が接続され、入力クロック信号を（２ｎ－１）分周して第１内部クロック信号を生成する内部クロック生成回路と、
前記入力クロック信号に基づいて、前記第１内部クロック信号の立ち上がりエッジに対して前記入力クロック信号の（（２ｎ－１）／２）周期分遅れたタイミングの立ち上がりエッジを有する第２内部クロック信号を生成するエッジタイミング生成回路と、
前記第１内部クロック信号が入力されるリセット端子および前記第２内部クロック信号が入力されるセット端子を有するＲＳラッチ回路と、を備えた分周回路。
続きを表示（約 970 文字）【請求項２】
前記第２内部クロック信号は、前記第１内部クロック信号がハイレベルの期間においてローレベルである、
請求項１に記載の分周回路。
【請求項３】
前記ＲＳラッチ回路は、リセット優先のＲＳラッチ回路である、
請求項１に記載の分周回路。
【請求項４】
第ｊおよび第ｋ（ｊおよびｋは２以上、ｎ以下の整数、かつ、ｊ≠ｋ）の前記フリップフロップ回路の出力信号を含む複数の信号が入力され、
（２ｊ－１）及び（２ｋ－１）を含む複数の分周比のいずれかで分周回路を動作させるセレクターを備える、
請求項１に記載の分周回路。
【請求項５】
請求項１に記載の分周回路と、
前記入力クロック信号を生成するクロック信号生成回路と、
を備える発振器。
【請求項６】
前記ＲＳラッチ回路の出力信号を２
ｍ
分周（ｍは０以上の整数）する第２の分周回路をさらに備える、
請求項５に記載の発振器。
【請求項７】
入力クロック信号によって動作する第１のＤ型フリップフロップ回路と、
前記入力クロック信号によって動作する第２のＤ型フリップフロップ回路と、
一方の入力端子に前記第１のＤ型フリップフロップ回路の出力信号が入力され、前記第２のＤ型フリップフロップ回路に信号を出力する第１のＡＮＤ回路と、
前記第２のＤ型フリップフロップ回路の出力信号に基づくフィードバッククロック信号を反転させて前記第１のＤ型フリップフロップ回路に出力する第１のインバーター回路と、
前記フィードバッククロック信号を反転させて前記第１のＡＮＤ回路の他方の入力端子に出力する第２のインバーター回路と、
一方の入力端子に前記入力クロック信号が入力される第２のＡＮＤ回路と、
前記第１のＤ型フリップフロップ回路の出力信号を反転させて前記第２のＡＮＤ回路の他方の入力端子に出力する第３のインバーター回路と、
前記第２のＤ型フリップフロップ回路の出力信号がリセット端子に入力され、前記第２のＡＮＤ回路の出力信号がセット端子に入力されるＲＳラッチ回路と、
を備える分周回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、分周回路および発振器に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
従来、分周比を切り替えることが可能な分周回路が知られている。例えば、特許文献１には、奇数の分周比を設定可能な分周回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－２２０８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の技術においては、奇数分周比のクロック信号のデューティー比を５０％にすることができなかった。
【課題を解決するための手段】
【０００５】
一実施形態にかかる分周回路は、第１～第ｎ（ｎは２以上の整数）のフリップフロップ回路が接続され、入力クロック信号を（２ｎ－１）分周して第１内部クロック信号を生成する内部クロック生成回路と、前記入力クロック信号に基づいて、前記第１内部クロック信号の立ち上がりエッジに対して前記入力クロック信号の（（２ｎ－１）／２）周期分遅れたタイミングの立ち上がりエッジを有する第２内部クロック信号を生成するエッジタイミング生成回路と、前記第１内部クロック信号が入力されるリセット端子および前記第２内部クロック信号が入力されるセット端子を有するＲＳラッチ回路と、を備える。
【０００６】
また、一実施形態にかかる分周回路は、入力クロック信号によって動作する第１のＤ型フリップフロップ回路と、前記入力クロック信号によって動作する第２のＤ型フリップフロップ回路と、一方の入力端子に前記第１のＤ型フリップフロップ回路の出力信号が入力され、前記第２のＤ型フリップフロップ回路に信号を出力する第１のＡＮＤ回路と、前記第２のＤ型フリップフロップ回路の出力信号に基づくフィードバッククロック信号を反転させて前記第１のＤ型フリップフロップ回路に出力する第１のインバーター回路と、前記フィードバッククロック信号を反転させて前記第１のＡＮＤ回路の他方の入力端子に出力する第２のインバーター回路と、一方の入力端子に前記入力クロック信号が入力される第２のＡＮＤ回路と、前記第１のＤ型フリップフロップ回路の出力信号を反転させて前記第２のＡＮＤ回路の他方の入力端子に出力する第３のインバーター回路と、前記第２のＤ型フリップフロップ回路の出力信号がリセット端子に入力され、前記第２のＡＮＤ回路の出力信号がセット端子に入力されるＲＳラッチ回路と、を備える。
【図面の簡単な説明】
【０００７】
本発明の一実施形態にかかる発振器の構成図である。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
分周回路の構成を示すブロック図である。
分周回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００８】
ここでは、下記の順序に従って本発明の実施の形態について説明する。
（１）発振器の構成
（２）分周回路の構成
（３）第２実施形態
（４）第３実施形態
（５）第４実施形態
（６）第５実施形態
（７）第６実施形態
（８）第７実施形態
（９）第８実施形態
（１０）第９実施形態
（１１）第１０実施形態
（１２）他の実施形態等
【０００９】
（１）発振器の構成
図１は、本実施形態の発振器２００の機能ブロック図である。図１に示すように、本実施形態の発振器２００は、集積回路２０１と振動子２０２とを含む。振動子２０２としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
【００１０】
本実施形態では、集積回路２０１は、１チップで構成されており、ＸＧ端子、ＸＤ端子、ＳＣＬＫ端子、ＳＤＩＯ端子、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＵＴＢ端子を備えている。集積回路２０１は、発振用回路２１０、ＰＬＬ回路２２０、出力回路２３０、通信インターフェース回路２４０、記憶回路２５０、分周比生成回路２６０及び電源回路２７０を含む。なお、集積回路２０１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
（【００１１】以降は省略されています）

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