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公開番号2025104471
公報種別公開特許公報(A)
公開日2025-07-10
出願番号2023222297
出願日2023-12-28
発明の名称制御装置
出願人セイコーエプソン株式会社
代理人個人,個人,個人
主分類G06F 12/00 20060101AFI20250703BHJP(計算;計数)
要約【課題】プロセッサーの処理負荷を軽減する制御装置を提供する。
【解決手段】制御装置10は、リフレッシュが不要であり且つ揮発性を有する第1記憶部と、第1記憶部にアクセスする第1プロセッサーと、第1プロセッサーからのアクセス要求を調停するバスアービターと、バスアービターを介して第1プロセッサーから受けるアクセス要求に基づいて、第1記憶部のモード制御を行う第1制御回路41と、を備える。第1制御回路は、第1記憶部が通常モードの状態でアクセス要求を受けない時間が所定時間を超えた場合に、通常モードから省電力モードに移行することを第1記憶部に指示する。
【選択図】図1
特許請求の範囲【請求項１】
リフレッシュが不要であり且つ揮発性を有する第１記憶部と、
前記第１記憶部にアクセスする第１プロセッサーと、
前記第１プロセッサーからのアクセス要求を調停するバスアービターと、
前記バスアービターを介して前記第１プロセッサーから受ける前記アクセス要求に基づいて、前記第１記憶部のモード制御を行う第１制御回路と、
を備え、
前記第１制御回路は、前記第１記憶部が通常モードの状態で前記アクセス要求を受けない時間が所定時間を超えた場合に、前記通常モードから省電力モードに移行することを前記第１記憶部に指示する、
制御装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１プロセッサーと前記バスアービターとの通信を中継する第１バスブリッジをさらに備え、
前記第１制御回路は、
前記第１記憶部が前記省電力モードの状態で前記アクセス要求を受けた場合、前記省電力モードから前記通常モードに移行することを前記第１記憶部に指示し、
前記第１記憶部が前記省電力モードに移行した後に、前記アクセス要求に対するアクノリッジを、前記バスアービターを介して前記第１バスブリッジに返信し、
前記第１バスブリッジは、前記バスアービターから前記アクノリッジを受けるまで、前記第１プロセッサーに待機することを指示する、
請求項１に記載の制御装置。
【請求項３】
前記第１制御回路は、前記アクセス要求を受けない時間を計時する、請求項１または２に記載の制御装置。
【請求項４】
前記アクセス要求を受けない時間を計時する計時回路をさらに備える、請求項１または２に記載の制御装置。
【請求項５】
リフレッシュが不要であり且つ揮発性を有する第２記憶部と、
前記バスアービターを介して前記第１プロセッサーから受けるアクセス要求に基づいて、前記第２記憶部のモード制御を行う第２制御回路と、
をさらに備え、
前記第２制御回路は、前記第２記憶部が通常モードの状態で前記アクセス要求を受けない時間が所定時間を超えた場合に、前記通常モードから省電力モードに移行することを前記第２記憶部に指示する、
請求項１に記載の制御装置。
【請求項６】
前記第１プロセッサーと前記バスアービターとの通信を中継する第１バスブリッジをさらに備え、
前記第２制御回路は、
前記第２記憶部が前記省電力モードの状態で前記アクセス要求を受けた場合、前記省電力モードから前記通常モードに移行することを前記第２記憶部に指示し、
前記第２記憶部が前記省電力モードに移行した後に、前記アクセス要求に対するアクノリッジを、前記バスアービターを介して前記第１バスブリッジに返信し、
前記第１バスブリッジは、前記バスアービターから前記アクノリッジを受けるまで、前記第１プロセッサーに待機することを指示する、
請求項５に記載の制御装置。
【請求項７】
前記第１記憶部及び前記第２記憶部は、それぞれ、リフレッシュが不要であり且つ揮発性を有する複数のメモリーを含むメモリーバンクである、請求項５または６に記載の制御装置。
【請求項８】
前記第１記憶部及び前記第２記憶部は、それぞれ、リフレッシュが不要であり且つ揮発性を有する１つのメモリーである、請求項５または６に記載の制御装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、制御装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
リフレッシュが不要な揮発性メモリーとして、通常モードと省電力モードとを有するＳＲＡＭ(Static Random Access Memory)が知られている。特許文献１には、ＳＲＡＭに保持すべきデータが格納されている場合には、ＳＲＡＭの動作モードを、データを保持した状態で消費電力を抑える省電力モードに切り替える技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－７５７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術では、ＣＰＵ(Central Processing Unit)等のプロセッサーが、ＳＲＡＭに流れる電流に基づいて、ＳＲＡＭがアクセスを受けているか否かを判定するため、プロセッサーの処理負荷が大きい。
【課題を解決するための手段】
【０００５】
本発明の一つの態様の制御装置は、リフレッシュが不要であり且つ揮発性を有する第１記憶部と、前記第１記憶部にアクセスする第１プロセッサーと、前記第１プロセッサーからのアクセス要求を調停するバスアービターと、前記バスアービターを介して前記第１プロセッサーから受ける前記アクセス要求に基づいて、前記第１記憶部のモード制御を行う第１制御回路と、を備え、前記第１制御回路は、前記第１記憶部が通常モードの状態で前記アクセス要求を受けない時間が所定時間を超えた場合に、前記通常モードから省電力モードに移行することを前記第１記憶部に指示する。
【図面の簡単な説明】
【０００６】
本実施形態における制御装置の概略的な構成を示すブロック図である。
第１プロセッサーが第１記憶部にアクセスすることを要求している場合における制御装置の動作例を示す第１のタイミングチャートである。
第１プロセッサーが第１記憶部にアクセスすることを要求している場合における制御装置の動作例を示す第２のタイミングチャートである。
制御装置の第１変形例を示すブロック図である。
制御装置の第２変形例を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、本開示の実施形態について、図面を参照して説明する。
図１は、本実施形態における制御装置１０の概略的な構成を示すブロック図である。例えば、制御装置１０は、ＧＰＳ(Global Positioning System)受信機等の電子機器に搭載されるＩＣ(Integrated Circuit)チップである。
【０００８】
図１に示すように、制御装置１０は、第１プロセッサー１１と、第２プロセッサー１２と、第１バスブリッジ２１と、第２バスブリッジ２２と、バスアービター３０と、第１メモリーコントローラー４１と、第２メモリーコントローラー４２と、第３メモリーコントローラー４３と、第１記憶部５１と、第２記憶部５２と、第３記憶部５３と、を備える。
【０００９】
第１記憶部５１は、リフレッシュが不要であり且つ揮発性を有する記憶デバイスである。例えば、第１記憶部５１は、リフレッシュが不要であり且つ揮発性を有する複数の第１メモリー５１ａを含むメモリーバンクである。図１では、一例として、３つの第１メモリー５１ａを含む第１記憶部５１を示しているが、第１記憶部５１に含まれる第１メモリー５１ａの数は３つに限定されない。一例として、各第１メモリー５１ａは、ＳＲＡＭである。
【００１０】
各第１メモリー５１ａは、動作モードとして、通常モードとスリープモードとを有する。通常モードとは、第１メモリー５１ａのメモリーセルにデータを書き込む、又はメモリーセルからデータを読み出すことが可能なモードである。スリープモードとは、第１メモリー５１ａのメモリーセルに書き込まれたデータを保持した状態で第１メモリー５１ａの消費電力を低減するモードである。第１メモリー５１ａがスリープモードのとき、メモリーセルにデータを書き込む、又はメモリーセルからデータを読み出すことはできない。スリープモードは、省電力モードの一例である。
（【００１１】以降は省略されています）

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