特許ウォッチ

公開番号2025112170
公報種別公開特許公報(A)
公開日2025-07-31
出願番号2024006310
出願日2024-01-18
発明の名称半導体装置および半導体装置の製造方法
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H10D 62/10 20250101AFI20250724BHJP()
要約【課題】耐圧低減の抑制およびオン抵抗の低減を両立可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】
半導体装置は、半導体基板3上に位置する半導体層4と、半導体層4上に位置するゲート絶縁膜18と、ゲート絶縁膜18上に位置するゲート19と、を備え、半導体層4は、ソース領域14、ドレイン領域15、少なくともソース領域14とドレイン領域15との間に位置するドリフト領域16、および、ソース領域14とドリフト領域16との間に位置するチャネル領域Cを含み、ドリフト領域16は、チャネル領域Cに対して離間すると共に第1導電型を有する複数の第1不純物領域16b、および、チャネル領域Cに対して離間すると共に第2導電型を有する複数の第2不純物領域16cを含み、複数の第1不純物領域16bと複数の第2不純物領域16cとは、第2方向Yに沿って交互に並ぶ。
【選択図】図3
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の厚さ方向において前記半導体基板上に位置する半導体層と、
前記厚さ方向において前記半導体層上に位置するゲート絶縁膜と、
前記厚さ方向において前記ゲート絶縁膜上に位置するゲートと、
を備え、
前記半導体層は、ソース領域、第１方向において前記ソース領域に並ぶドレイン領域、少なくとも前記ソース領域と前記ドレイン領域との間に位置するドリフト領域、および、前記ソース領域と前記ドリフト領域との間に位置するチャネル領域を含み、
前記ドリフト領域は、前記チャネル領域に対して離間すると共に第１導電型を有する複数の第１不純物領域、および、前記チャネル領域に対して離間すると共に前記第１導電型とは異なる第２導電型を有する複数の第２不純物領域を含み、
前記複数の第１不純物領域と前記複数の第２不純物領域とは、少なくとも前記厚さ方向および前記第１方向に交差する第２方向に沿って交互に並ぶ、
半導体装置。
続きを表示（約 970 文字）【請求項２】
前記複数の第１不純物領域と前記複数の第２不純物領域とのそれぞれは、前記ドレイン領域に接触する、請求項１に記載の半導体装置。
【請求項３】
前記複数の第１不純物領域と前記複数の第２不純物領域とのそれぞれは、前記ドレイン領域の底面に接触する、請求項２に記載の半導体装置。
【請求項４】
前記複数の第１不純物領域のそれぞれの一部は、前記ドリフト領域の表面の一部に相当し、
前記複数の第２不純物領域のそれぞれの一部は、前記ドリフト領域の前記表面の別の一部に相当する、請求項１～３のいずれか一項に記載の半導体装置。
【請求項５】
前記厚さ方向から見て、前記ソース領域は、前記複数の第１不純物領域と前記複数の第２不純物領域とによって囲われる、請求項１～３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１不純物領域の不純物濃度は、１．０×１０
１５
ｃｍ
－３
以上１．０×１０
１７
ｃｍ
－３
以下であり、
前記第２不純物領域の不純物濃度は、１．０×１０
１６
ｃｍ
－３
以上１．０×１０
１８
ｃｍ
－３
以下である、請求項１～３のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板上に位置する半導体層にドリフト領域を形成する第１工程と、
前記半導体層上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上にゲートを形成する第３工程と、
前記ドリフト領域の一部に第１導電型を有する複数の第１不純物領域を形成する第４工程と、
前記ドリフト領域の別の一部に前記第１導電型とは異なる第２導電型を有する複数の第２不純物領域を形成する第５工程と、
前記半導体層にソース領域と、第１方向において前記ソース領域に並ぶドレイン領域とを形成する第６工程と、を備え、
前記複数の第１不純物領域と前記複数の第２不純物領域とは、少なくとも前記半導体基板の厚さ方向および前記第１方向に交差する第２方向に沿って交互に並ぶ、
半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置および半導体装置の製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
特許文献１は、第１導電型の半導体層と、半導体層に形成された第２導電型のボディ領域と、ボディ領域に形成された第１導電型のソース領域と、半導体層に形成された第１導電型のドレイン領域と、ソース領域とボディ領域の外縁との間のチャネル領域に対向するゲートであって、ソース領域に隣接する第１縁部と、第１縁部からドレイン領域に向かって離間した部分に形成された第１開口または第１縁部が前記ドレイン領域に向かって選択的に凹んで形成された凹部とを含むゲートとを含む半導体装置を開示する。この半導体装置では、ボディ領域は、ゲートの第１開口または凹部に露出する部分を選択的に有し、第１開口または凹部に露出するボディ領域の部分に形成され、ボディ領域よりも高い不純物濃度を有する第２導電型のボディコンタクト領域を含む。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１４１１７５号公報
【０００４】
［概要］
本開示の一側面に係る目的は、耐圧低減の抑制およびオン抵抗の低減を両立可能な半導体装置および半導体装置の製造方法を提供することにある。
【０００５】
本開示の一側面に係る半導体装置は、半導体基板と、半導体基板の厚さ方向において半導体基板上に位置する半導体層と、厚さ方向において半導体層上に位置するゲート絶縁膜と、厚さ方向において前記ゲート絶縁膜上に位置するゲートと、を備え、半導体層は、ソース領域、第１方向においてソース領域に並ぶドレイン領域、少なくともソース領域とドレイン領域との間に位置するドリフト領域、および、ソース領域とドリフト領域との間に位置するチャネル領域を含み、ドリフト領域は、チャネル領域に対して離間すると共に第１導電型を有する複数の第１不純物領域、および、チャネル領域に対して離間すると共に第１導電型とは異なる第２導電型を有する複数の第２不純物領域を含み、複数の第１不純物領域と前記複数の第２不純物領域とは、少なくとも厚さ方向および第１方向に交差する第２方向に沿って交互に並ぶ。
【０００６】
本開示の別の一側面に係る半導体装置の製造方法は、半導体基板上に位置する半導体層にドリフト領域を形成する第１工程と、半導体層上にゲート絶縁膜を形成する第２工程と、ゲート絶縁膜上にゲートを形成する第３工程と、ドリフト領域の一部に第１導電型を有する複数の第１不純物領域を形成する第４工程と、ドリフト領域の別の一部に第１導電型とは異なる第２導電型を有する複数の第２不純物領域を形成する第５工程と、半導体層にソース領域と、第１方向においてソース領域に並ぶドレイン領域とを形成する第６工程と、を備え、複数の第１不純物領域と複数の第２不純物領域とは、少なくとも半導体基板の厚さ方向および第１方向に交差する第２方向に沿って交互に並ぶ。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係る半導体装置を示す模式斜視図である。
図２は、第１素子領域の要部模式平面図である。
図３は、図２示される一点鎖線ＩＩＩで囲まれた領域の一部切り欠き斜視断面図である。
図４は、図３のＡ－Ａ線に沿った概略断面図である。
図５は、図３のＢ－Ｂ線に沿った概略断面図である。
図６Ａは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図６Ｂは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図６Ｃは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図６Ｄは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図６Ｅは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図６Ｆは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図６Ｇは、実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図７は、第１変形例に係る第１素子領域の要部模式平面図である。
図８は、第２変形例に係る第１素子領域の要部模式平面図である。
【０００８】
［詳細な説明］
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。以下の説明において、同一要素または同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本明細書における「同一」およびそれに類似する単語は、「完全同一」のみに限定されない。また、図面は、実施形態を概念的に説明するためのものであるから、表される各構成要素の寸法やそれらの比は実際のものとは異なる場合もある。
【０００９】
図１は、本実施形態に係る半導体装置を示す模式斜視図である。図２は、第１素子領域の要部模式平面図である。図３は、図２に示される一点鎖線ＩＩＩで囲まれた領域の一部切り欠き斜視断面図である。図４は、図３のＡ－Ａ線に沿った概略断面図である。図５は、図３のＢ－Ｂ線に沿った概略断面図である。
【００１０】
図１に示されるように、半導体装置１は、例えば、チップ状の集積回路（ＩＣ：Integrated Circuit）装置を含む。半導体装置１は、集積される回路素子の数に基づいて、ＳＳＩ（Small Scale IC）、ＭＳＩ（Middle Scale IC）、ＬＳＩ（Large Scale IC）、ＶＬＳＩ（Very Large Scale IC）、ＵＬＳＩ（Ultra Large Scale IC）となどと称されてもよい。本実施形態では、半導体装置１は、直方体形状を有するが、これに限られない。半導体装置１は、一対の主面である第１主面１Ａおよび第２主面１Ｂと、第１主面１Ａおよび第２主面１Ｂを接続する第１側面１Ｃ、第２側面１Ｄ、第３側面１Ｅおよび第４側面１Ｆとを有している。以下では、平面視における第１側面１Ｃおよび第２側面１Ｄの延在方向を第１方向Ｘとし、平面視における第３側面１Ｅおよび第４側面１Ｆの延在方向を第２方向Ｙとし、第１主面１Ａおよび第２主面１Ｂの法線方向を第３方向Ｚとする。第２方向Ｙは、平面視にて第１方向Ｘに交差する方向であり、第３方向Ｚは、半導体装置１の厚さ方向に相当する。なお、本明細書における「平面視」は、第３方向Ｚから見ることに相当する。
（【００１１】以降は省略されています）

関連特許