特許ウォッチ

公開番号2025085885
公報種別公開特許公報(A)
公開日2025-06-06
出願番号2023199573
出願日2023-11-27
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G06F 15/78 20060101AFI20250530BHJP(計算;計数)
要約【課題】信号処理を担う内部回路に対し耐圧を超える電圧が入力されることを回避する。
【解決手段】半導体装置(10)は、入力電圧(Vin)を受ける入力端子(IN)と、入力端子に接続され、入力電圧が加わる又は入力電圧の分圧が加わる特定ノード(115)を有する分圧回路(110)と、特定ノードに接続され、特定ノードの電圧に応じた信号を生成する信号生成回路(120)と、設定情報に基づき分圧回路の状態を特定ノードに入力電圧が加わる第1状態又は特定ノードに入力電圧の分圧が加わる第2状態に制御する制御回路(130)と、入力端子に接続され、入力電圧が閾電圧(Vth)よりも高いとき、制御回路の制御内容に依らず強制的に分圧回路の状態を第2状態に制御する強制分圧指示回路(140)と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
入力電圧を受けるよう構成された入力端子と、
前記入力端子に接続され、前記入力電圧が加わる又は前記入力電圧の分圧が加わる特定ノードを有する分圧回路と、
前記特定ノードに接続され、前記特定ノードの電圧に応じた信号を生成するよう構成された信号生成回路と、
設定情報に基づき前記分圧回路の状態を前記特定ノードに前記入力電圧が加わる第１状態又は前記特定ノードに前記入力電圧の分圧が加わる第２状態に制御するよう構成された制御回路と、
前記入力端子に接続され、前記入力電圧が閾電圧よりも高いとき、前記制御回路の制御内容に依らず強制的に前記分圧回路の状態を前記第２状態に制御するよう構成された強制分圧指示回路と、を備える
、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記設定情報に基づき前記制御回路から出力される第１信号と、前記入力電圧及び前記閾電圧間の比較結果に基づき前記強制分圧指示回路から出力される第２信号とに応じて、前記分圧回路の状態を前記第１状態又は前記第２状態に設定するよう構成された駆動回路を更に備え、
前記駆動回路は、前記入力電圧が前記閾電圧よりも高いことが前記第２信号にて示されるとき、前記制御回路の制御よりも前記強制分圧指示回路の制御を優先することで前記分圧回路の状態を前記第２状態に設定する
、請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記分圧回路の状態を前記第１状態に制御するとき、第１レベルの前記第１信号を出力し、前記分圧回路の状態を前記第２状態に制御するとき、第２レベルの前記第１信号を出力し、
前記駆動回路は、
前記第１信号が前記第２レベルを有する場合には前記第２信号に依らず前記分圧回路の状態を前記第２状態に設定し、
前記第１信号が前記第１レベルを有する場合において、前記入力電圧が前記閾電圧よりも低いことが前記第２信号にて示されるときには前記分圧回路の状態を前記第１状態に設定し、前記入力電圧が前記閾電圧よりも高いことが前記第２信号にて示されるときには前記分圧回路の状態を前記第２状態に設定する
、請求項２に記載の半導体装置。
【請求項４】
前記分圧回路は、前記入力端子とグランドとの間に設けられた第１抵抗、第２抵抗及び切替スイッチの直列回路を有し、前記第１抵抗は前記入力端子及び前記特定ノード間に設けられ、前記第２抵抗及び前記切替スイッチは前記特定ノード及びグランド間に設けられ、
前記第１状態において前記切替スイッチはオフに設定され、前記第２状態において前記切替スイッチはオンに設定される
、請求項１～３の何れかに記載の半導体装置。
【請求項５】
前記分圧回路は、前記第１抵抗に並列接続された短絡スイッチを更に有し、
前記第１状態において前記短絡スイッチはオンに設定され、前記第２状態において前記短絡スイッチはオフに設定される
、請求項４に記載の半導体装置。
【請求項６】
前記信号生成回路は、前記特定ノードの電圧をデジタル信号に変換するよう構成されたＡＤ変換器を有し、
前記制御回路は、前記デジタル信号に応じた信号を出力する
、請求項１～３の何れかに記載の半導体装置。
【請求項７】
前記信号生成回路は、前記特定ノードの電圧を判定電圧と比較するよう構成されたコンパレータを有し、
前記制御回路は、前記コンパレータの比較結果に応じた信号を出力する
、請求項１～３の何れかに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
入力端子を備え、入力端子への入力電圧に応じた信号処理を行う半導体装置がある。例えば、入力電圧が所定の上限電圧よりも高いか又は所定の下限電圧より低いかを監視し、監視結果に応じた信号を出力する半導体装置がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－２０４１６４号公報
【０００４】
［概要］
この種の半導体装置において、信号処理を担う内部回路に対し耐圧を超える電圧が入力されることは回避されるべきである。
【０００５】
本開示の一態様に係る半導体装置は、入力電圧を受けるよう構成された入力端子と、前記入力端子に接続され、前記入力電圧が加わる又は前記入力電圧の分圧が加わる特定ノードを有する分圧回路と、前記特定ノードに接続され、前記特定ノードの電圧に応じた信号を生成するよう構成された信号生成回路と、設定情報に基づき前記分圧回路の状態を前記特定ノードに前記入力電圧が加わる第１状態又は前記特定ノードに前記入力電圧の分圧が加わる第２状態に制御するよう構成された制御回路と、前記入力端子に接続され、前記入力電圧が閾電圧よりも高いとき、前記制御回路の制御内容に依らず強制的に前記分圧回路の状態を前記第２状態に制御するよう構成された強制分圧指示回路と、を備える。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るシステムの全体構成図である。
図２は、本開示の実施形態に係り、半導体装置の要部の構成図である。
図３は、本開示の実施形態に係り、半導体装置の要部の変形構成図である。
図４は、本開示の実施形態に係り、半導体装置の要部の変形構成図である。
図５は、本開示の実施形態に属する第１実施例に係り、半導体装置の要部の構成図である。
図６は、本開示の実施形態に属する第２実施例に係り、半導体装置の要部の構成図である。
図７は、本開示の実施形態に属する第３実施例に係り、半導体装置に複数の入力端子が設けられる場合における対応回路図である。
図８は、本開示の実施形態に属する第５実施例に係り、半導体装置における分圧回路の変形構成図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【０００９】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号について、注目した信号がハイレベルを有するとき、注目した信号の反転信号はローレベルを有し、注目した信号がローレベルを有するとき、注目した信号の反転信号はハイレベルを有する。
【００１０】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
（【００１１】以降は省略されています）

関連特許